[发明专利]半导体器件及其制作方法

说明书

本发明提供一种半导体器件及其制作方法，其中，制作方法包括：提供基板，首次先后植入锗离子和N型掺杂离子于P型阱层的表层并沿基板的厚度方向延伸，形成N型轻掺杂层；刻蚀形成栅极沟槽；在栅极沟槽的表面形成栅极绝缘氧化层；沉积金属于栅极沟槽形成栅极金属层，并掺杂P型掺杂离子形成N型可调变轻掺杂区，沉积介电隔离层覆盖基板的上表面，并刻蚀介电隔离层以露出漏极区域的表面；再次先后植入锗离子和N型掺杂离子于漏极区域，并沿P型硅衬底部的厚度方向延伸至P型阱层的表层中，以使漏极区域的深度大于源极区域的深度；以及制作字线金属层。实施本发明，能够在提高晶体管的导通电流的同时不增加读取字位讯号的误判率。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。

背景技术

在DRAM(Dynamic Random Access Memory，动态随机存取存储器)工艺结构中，最小存储单元是一个晶体管和一个存储电容组成，如图1所示，当所选择的WL(word line，字线)线路是导通时，晶体管MOSFET(metallic oxide semiconductor fieldeffecttransistor，金属氧化物半导体场效应晶体管)导通，即可从BL(Bit line，位线)线路上读取存储在电容器storage capacitor上的位信息，即读取讯号。

在DRAM工艺技术发展上，存储单元通过达到最大的集成密度来降低生产成本及提高存储器单元操作速度，在制作存储单元的过程中MOSFET通常会使用沟槽型结构设计。如图2所示，MOSFET从下至上包括：P型硅衬底部110、深N型阱层120、N型阱区130、绝缘隔绝区140、P型阱层150、Gate生长绝缘氧化层160、Gate金属层170、N型重掺杂区180和字线金属层190；其中，N型重掺杂区180包括漏极区域181和源极区域182。字线金属层190深入沟槽内与P型阱150接触部分的通道长度A将决定MOSFET操作电压的大小及导通电流的大小，进而主宰器件的操作速度。过去，通常藉由N型重掺杂区180的扩散加深来减少通道长度，用于增加导通电流大小及操作速度。但是，在相同的闸极电压操作下，当通道长度越短时靠近绝缘隔绝区140的cell端附近的电场越强，进使得漏电流增加(如图2所示的电子漏电流于硅基板的路径B)，减少通道电容器上的电荷量，使得GIDL(Gate-Induced Drain Leakage，栅诱导漏极泄漏电流)效应更加显著，此时由于通道电容器上的电荷量减少了会造成读取讯号时增加了误判的机率。因此，对于如何有效增加导通电流来提高存储单元的操作速度，并兼顾抑制漏电流的增加来减少读取讯号时误判的机率的重要课题亟需解决。

发明内容

本发明实施例提供一种半导体器件及其制作方法，以解决或缓解现有技术中的一项或更多项技术问题。

作为本发明实施例的第一个方面，本发明实施例提供一种半导体器件的制作方法，包括：提供基板，所述基板具有多个有源区，以及设置在所述有源区之间的晶体管隔离结构以隔离所述有源区，所述有源区包括P型阱区；通过离子注入法先后植入锗离子和N型掺杂离子于所述基板的所述P型阱层的表层并沿所述基板的厚度方向延伸，形成N型轻掺杂层，所述N型轻掺杂层包括漏极区域和源极区域；刻蚀所述基板穿过所述N型轻掺杂层以及刻蚀部分所述P型阱层形成栅极沟槽，所述源极区域包括位于所述栅极沟槽与所述晶体管隔离结构之间的N型轻掺杂层，以及所述漏极区域包括位于相邻的阵列场效应晶体管的所述栅极沟槽之间的N型轻掺杂层；在所述栅极沟槽的表面形成栅极绝缘氧化层；沉积金属于所述栅极沟槽内底部，以形成栅极金属层；透过所述栅极绝缘氧化层植入P型掺杂离子于所述N型轻掺杂层中紧邻所述栅极绝缘氧化层的区域，以形成N型可调变轻掺杂区；沉积介电隔离层于所述栅极沟槽内的栅极金属层表面，以覆盖所述基板的上表面；部分刻蚀所述介电隔离层，以露出在所述漏极区域的表面；通过离子注入法先后植入锗离子和N型掺杂离子于所述漏极区域，并沿所述基板的厚度方向延伸至所述P型阱层的表层中，以使所述N型轻掺杂层在所述漏极区域的厚度大于所述N型轻掺杂层在所述源极区域的厚度。