[发明专利]一种锁相环启动电路

说明书

本发明提供一种锁相环启动电路，包括或非门、第一与非门、第二与非门、自加计数器、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、传输门、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管。本发明能够使锁相环在可控的时间内，将内部重要节点快速预置为特定电平，缩短PLL启动和锁定时间，并且能够控制整个环路的开启次序，使其不会因受到工艺、电压、温度的影响而变化。

技术领域

本发明涉及集成电路设计领域，具体涉及一种锁相环启动电路。

背景技术

随着集成电路设计和CMOS工艺的快速发展，集成电路已经进入系统级芯片（System on Chip，SoC）设计阶段。随着电子系统复杂度、集成度和芯片工作频率的不断提高，对片上时钟的分布质量和稳定性的要求也越来越高。锁相环（Phase Locked Loop,PLL）作为片上系统的时钟源，是现代集成电路设计中的重要功能模块，被广泛应用于各类SoC芯片中。

锁相环是把输出相位和输入相位相比较的负反馈系统，利用外部输入的参考信号控制环路内部振荡信号的频率和相位。传统锁相环启动电路如图1所示，在输入信号START来之前，开关S1和S2打开，S3关闭，VCTL点被拉至VDD电压；当START信号来之后，S2关闭，S1和S3打开，由于环路滤波电容的存在，VCTL信号被VREF1信号缓慢拉低直到比较器翻转，产生PLL中各个模块的控制信号，并将S1关闭，启动过程结束。传统锁相环启动电路将两个模拟电压VREF1、VREF2用比较器做比较，产生的信号作为整个环路的使能信号，由于比较器的失调电压（offset），及VCTRL下拉的时间都会受到工艺、电压、温度的影响，因此比较结果并不准确，并且比较器翻转的时间并不固定，可能会导致锁相环启动状态异常。

发明内容

本发明的目的在于提供一种锁相环启动控制电路，能够加快锁相环的启动、缩短锁定时间，增强锁相环的稳定性和可靠性。

实现本发明目的的技术解决方案为：一种锁相环启动电路，包括或非门、第一与非门、第二与非门、自加计数器、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、传输门、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管，其中：所述或非门的一个输入端接自加计数器的Q输出端，另一个输入端接锁相环启动电路的输入端CLKN，输出端接自加计数器的CK输入端；所述第一与非门的一个输入端接自加计数器的QN输出端，另一个输入端接锁相环启动电路的输入端CLKP，输出端接自加计数器的CN输入端；所述自加计数器的Q输出端还接第一反相器和第三反相器的输入端及锁相环启动电路的输出端LOOP_ST，RESET输入端接锁相环启动电路的输入端RESET；所述第一反相器的输出端接第二反相器的输入端和第二晶体管的栅端；所述第二反相器的输出端接第五晶体管和第七晶体管的栅端；所述第三反相器的输出端接与第二与非门的一个输入端；所述第二与非门的另一个输入端接锁相环启动电路的输入端RESET，输出端接第四反相器的输入端；所述第四反相器的输出端接第八晶体管的栅端；所述第五反相器的输入端接锁相环启动电路的输入端RESET、第一晶体管的栅端和传输门的一个控制端，输出端接传输门的另一个控制端、第六晶体管和第四晶体管的栅端；所述第二晶体管、第七晶体管源端相连，接第八晶体管、第五晶体管的漏端及第六晶体管、第一晶体管的源端，所述第二晶体管、第七晶体管漏端相连，接锁相环启动电路的输出端V1；所述第五晶体管的源端接地；所述第八晶体管源端接电源Vdd；所述第六晶体管、第一晶体管漏端相连，接第三晶体管的漏端和传输门的输入端；所述的漏端接传输门的输出端和第三晶体管的源端；所述第四晶体管和第三晶体管源端接地。

作为一种优选实施方式，所述自加计数器包括至少三个D触发器，其中第一个D触发器的输入端CK、CN分别作为自加计数器的输入端CK、CN，最后一个D触发器的输出端Q、QN分别作为自加计数器的输出端Q、QN，位于中间的D触发器，其输入端CK、CN接前一个D触发器的输出端Q、QN。