[发明专利]一种基于3D封装的DRAM存储器及访问方法

说明书

本发明公开一种基于3D封装的DRAM存储器及访问方法，该DRAM存储器集成了读写控制逻辑、刷新控制逻辑和存储阵列，读写控制逻辑、刷新控制逻辑和存储阵列分层堆叠在DRAM存储器硅衬底上；其中，存储阵列通过掺杂结构字线和位线接触孔将整个DRAM存储空间划分为独立的bank；刷新控制逻辑，用于控制bank的刷新操作，包括延迟刷新和中断刷新；读写控制逻辑，用于根据刷新控制逻辑输出的信号和访问过程中的冲突信号，读写所述存储阵列中的数据。相对于现有技术，提高DRAM存储器的接口带宽。

技术领域

本发明涉及集成电路设计领域，尤其涉及一种基于3D封装的DRAM 存储器以及实现最大程度地提升DRAM吞吐数据量的访问方法。

背景技术

随着时代的发展，微电子工艺水平不断进步，如今出现的3D封装技术允许将不同工艺的逻辑单元集成在一起，各层逻辑单元之间通过TSV( Through Silicon Vias )技术和微细铜柱互连，TSV可以在纵向上提供数以千计的互联，支持多层堆叠，这大大缩短了了数据传输的距离，减小了功耗。多层逻辑单元的堆叠带来了高密度的引脚排列。相对于普通封装的IC，提高了IC内存储的密度，缩短了访问延迟，提高了数据带宽。随着对人工类神经网络(ANN) 研究的不断深入，现代科技技术在人工智能领域中取得了很大进展，而人工类神经网络学习也需要大容量存储器的支持，且对数据处理能力要求也非常高，上述新技术的出现利用3D封装技术，将计算单元集成在内存的逻辑电路层，计算单元可以在数据所在的位置完成计算，以减少数据移动的距离。

在采用DRAM 作为内嵌存储的设计中，因为要对DRAM 不断地进行刷新，而且刷新的同时为了防止与读写操作的冲突一般要限制在刷新时不能进行正常的数据读写，所以刷新过程实际上也占用了存储器接口的访问带宽。为了可以在IC 中内嵌大容量的存储器，只能选用DRAM 作为存储器。在现有技术中为了提高接口数据的访问带宽，增加接口其他辅助逻辑里的数据宽度和提高时钟频率，这就会导致整个逻辑设计中所用的资源变多，接口设计难度增大，IC 面积增大，最终也就导致了IC 成本的增加。

发明内容

一种基于3D封装的DRAM存储器，该DRAM存储器集成了读写控制逻辑、刷新控制逻辑和存储阵列，读写控制逻辑、刷新控制逻辑和存储阵列分层堆叠在DRAM存储器硅衬底上；其中，存储阵列通过掺杂结构字线和位线接触孔将整个DRAM存储空间划分为独立的bank；刷新控制逻辑，用于控制bank刷新操作的延迟和中断；读写控制逻辑，用于根据刷新控制逻辑的刷新结果进行读写操作。

进一步地，所述掺杂结构字线表面涂覆盖光阻。

进一步地，所述存储阵列具有一存储空间，首先定义数据存储单元的最小单位是192B，作为一个BufUnit；将6MB的存储空间分成24576个最小单元BufUnit，最小单元BufUnit包含了3个64B；

其中，所述存储空间分拆成3个独立的存储空间，定义为3个数据传输包，相应地，每个数据传输包内实际上包含16个Bank，额定存储空间被分成48 个Bank。

进一步地，所述读写控制逻辑分为读操作逻辑和写操作逻辑，在所述刷新控制逻辑的控制作用下交替工作。

进一步地，所述读写控制逻辑中还包括冲突避免逻辑，用于检测并通知对所述存储阵列内的Bank的读取或写入访问以及刷新访问之间的冲突，并使用内嵌的循环冗余校验逻辑查错。

一种基于所述DRAM存储器的访问方法，该访问方法包括：

该访问方法为了实现所述数据传输包同时刷新，将刷新周期划分为三部分对所述DRAM存储器进行相应的数据访问 ；

在第一部分中做刷新，当有读写操作时，刷新可以被中断，设置所述读写控制逻辑的优先级高于所述刷新控制逻辑，所述刷新控制逻辑自动选择不被读写控制逻辑缓冲的Bank进行刷新，优先进行读写操作；