[发明专利]场效应晶体管及其应用

说明书

本发明公开了一种场效应晶体管及其应用。所述场效应晶体管包括源极、漏极以及沟道区，所述源极与漏极之间经沟道区连接，所述沟道区上设置有作为晶体管输入极的栅极，所述栅极与沟道区之间设置有介质层，所述晶体管的输出极至少局部设于所述沟道区内或与所述沟道区直接接触。较之现有技术，本发明提供的场效应晶体管结构更为简单，可以实现反相器、非门、非门电路、与非门、或非门以及或门等多种功能，同时其制作工艺简单，可以与现有的晶体管制作工艺兼容，且成本低廉，具有广阔的应用前景。

技术领域

本发明涉及一种晶体管，特别是一种具有改良结构的场效应晶体管及其应用。

背景技术

门电路是用以实现基本逻辑运算和复合逻辑运算的单元电路。常用的门电路在逻辑功能上有与门、或门、非门、与非门、或非门、与或非门、异或门等几种。传统的门电路中一般是采用CMOS双器件反相器作为其核心部件之一。

请参考图1所示为常见CMOS反相器的电路结构示意图，其主要由一个沟道增强型NMOS 管10和一个沟道增强型PMOS管20串联组成。所述NMOS管10与PMOS管20的栅极连接，作为反相器的输入端11；所述NMOS管10的漏极与PMOS管20的漏极连接，作为反相器的输出端12；所述NMOS管的源极接低电位端或接地；所述PMOS管的源极连接高电位Vdd。更为典型的一种CMOS反相器的结构可以参阅图2所示。

尽管此类CMOS反相器具有诸如静态功耗较低、抗干扰能力较强、电源利用率较高、输入阻抗较高，带负载能力较强等一系列的优点，但其结构较为复杂，在制作时亦需要较为繁复的操作和相对严苛的工艺条件，成本较高。另外，现有的此类CMOS反相器的面积较大，若通过传统方法一一进行工艺更新来减小面积，成本极高，例如，若将14nm工艺线换成10nm工艺线需要10亿美金级别的改造成本。

发明内容

本发明的主要目的在于提供一种场效应晶体管及其应用，以克服现有技术中的不足。

为实现前述发明目的，本发明采用的技术方案包括：

本发明实施例提供了一种场效应晶体管，包括源极、漏极以及沟道区，所述源极与漏极之间经沟道区连接，所述沟道区上设置有作为晶体管输入极的栅极，所述栅极与沟道区之间设置有介质层，所述晶体管的输出极至少局部设于所述沟道区内或与所述沟道区直接接触。

其中，通过采用前述设计，例如将栅极设置于沟道区上方的结构，可以使本申请实施例场效应晶体管的制作更为简单可控，并更好的与现有晶体管制作工艺兼容。

在一些实施方案中，所述场效应晶体管包括半导体层，所述半导体层内分布有沟道区、源区以及漏区，所述源区、漏区分别与源极、漏极连接，所述栅极设于半导体层表面并位于沟道区上方。

例如，在一些较为具体的实施方案中，所述半导体层的第一表面上设置有作为晶体管输入极的栅极。

在一些实施方案中，所述栅极为顶栅，并且所述场效应晶体管还包括用于调控沟道区的底栅，所述顶栅、底栅分别设置于所述沟道区的上方、下方。

例如，在一些较为具体的实施方案中，所述底栅设于半导体层的第二表面，所述第二表面与第一表面相背对设置。

在一些实施方案中，所述栅极为顶栅，并且所述场效应晶体管还包括用于调控沟道区的侧栅。

例如，在一些较为具体的实施方案中，所述侧栅设于半导体层的第一表面。

进一步地，在一些较为具体的实施方案中，所述侧栅设置于顶栅的旁边且不在所述沟道区上。

进一步地，在一些较为具体的实施方案中，所述侧栅为两个以上。

进一步地，在一些较为具体的实施方案中，所述侧栅设于所述介质层上。

在一些实施方案中，所述输出极的至少局部区域设于栅极正下方。