[发明专利]基于片上内存的SHA512全流水电路及其实现方法

说明书

基于片上内存的SHA512全流水电路及其实现方法，SHA512全流水电路设有消息填充模块、W_t值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块，消息填充模块、W_t值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块按顺序连接。在全流水线架构中使用片上BRAM存储模块进行W_t值的数据存储，整个电路系统由依次连接的消息填充模块、W_t值生成模块、全流水哈希运算模块、BRAM存储模块以及加法器模块组成。提高SHA‑512算法在FPGA上的吞吐率，平衡FPGA内部资源的分配，提高算法的效率。具有高吞吐率、高单位资源吞吐率的特点，可应用于基于FPGA的SHA‑512算法实现。

技术领域

本发明涉及信息安全技术领域，尤其是涉及一种高吞吐率、高单位资源吞吐率、高效率的基于片上内存的SHA512全流水电路及其实现方法。

背景技术

在信息安全领域，SHA-512算法常用于对信息的完整性和准确性进行验证，是广泛应用于和安全相关的协议和软件中的散列函数之一。SHA-512算法接收少于2的128次方比特的任意长输入信息，并生成固定为512位的信息摘要输出。SHA-512是单向散列函数，是不可逆的字符串变换算法，即无法从一个SHA-512信息摘要逆推得到原始的信息。

现场可编程门阵列(Field-Programmable Gate Array，FPGA)是由程序驱动的可编程逻辑器件，在应用方面具有良好的可定制性和灵活性。同时，FPGA具有很高的运算性能，它支持深度可变的流水线结构，并提供大量的并行计算资源，在每个时钟周期内可以完成非常复杂的计算。

BRAM(Block RAM)是FPGA上的块随机存储单元，可应用于构造数据高速缓冲存储器、深的FIFO和缓冲器等。每块BRAM均可被配置为单端口RAM或双端口RAM，并支持级联。对其进行适当的使用能够极大的节约FPGA上的slice资源，优化设计结构。

对现有已公开的技术、文章和发明专利的检索发现，专利公开号CN107612682A的“一种基于SHA512算法的数据处理方法、装置及系统”在FPGA开发板上使用SHA-512四轮分组压缩迭代算法对数据进行处理。在Integration-the VLSI Journal期刊的第47卷4期的On the development of high-throughput and area-efficient multi-modecryptographic hash designs in FPGAs的文中，作者在FPGA平台上实现了4级流水线式SHA-512算法。在IET ComputersDigital Techniques第8卷第2期的Optimising the SHA-512cryptographic hash function on FPGAs文中，作者在FPGA平台上利用寄存器实现了SHA-512算法的全流水线结构,资源占用巨大。综上所述，现有技术未涉及基于FPGA片上内存BRAM的SHA-512算法全流水线电路的实现方法。

发明内容

本发明的目的在于提供基于片上内存的SHA512全流水电路及其实现方法。

本发明利用片上内存BRAM(BLOCK RAM)对电路的架构进行优化，从而降低对FPGA上寄存器资源的占用，解决一般流水线设计中存在的寄存器占用多、工作频率低等问题，极大地提高电路的吞吐率以及单位资源吞吐率(Throughout Per Slice,TPS)。

所述基于片上内存的SHA512全流水电路设有消息填充模块、W_t值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块，所述消息填充模块、W_t值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块按顺序连接。

所述消息填充模块读取原始输入数据，并将消息数据填充至1024位的整数倍数。