[发明专利]用于执行并行读取-修改-写入操作的存储器器件

说明书

本发明提供了一种被配置为执行并行读取‑修改‑写入操作的存储器器件，其根据数据掩码选项生成用于从存储器单元阵列读取的第一部分数据和第二部分数据的纠正子，纠正第二部分数据的错误，通过组合第二数据与经纠正的第二部分数据来生成合并的数据，并生成用于合并的数据的内部奇偶校验。存储器器件将第二部分数据设置为二进制值0，通过组合设置为二进制值0的第二部分数据和第二数据来生成第三数据，生成用于第三数据的第三奇偶校验，并基于纠正子、部分奇偶校验和第三奇偶校验来生成用于合并的数据的内部奇偶校验。

相关申请的交叉引用

本申请要求于2017年9月18日向韩国知识产权局提交的韩国专利申请第10-2017-0119661号的权益和优先权，其公开内容通过引用整体并入本文。

技术领域

本发明构思涉及一种纠错电路和包括该纠错电路的存储器器件，并且更具体地，涉及一种纠错电路和包括该纠错电路的被配置为执行读取-修改-写入操作的存储器器件。

背景技术

存储器器件可提供数据掩码选项，用于执行掩码写入操作，在该掩码写入操作中写入操作中的数据字的一个或一个以上部分保持旧数据值，且数据字的一个或一个以上其他部分被一个新的数据值更新。掩码写入操作可以包括读取旧数据、经由纠错码(ECC)电路修改旧数据和新数据的奇偶校验位、写入其中组合了旧数据和新数据的数据并改变奇偶校验位。为了满足存储器器件的高速定时要求，可能期望更高速度地在掩码写入操作中执行读取-修改-写入操作。

发明内容

本发明构思提供了一种纠错码(ECC)电路和一种存储器器件，以及一种操作ECC电路来执行并行读取-修改-写入操作的方法。

根据本发明构思的一个方面，提供了一种纠错码(ECC)电路，包括：第一ECC电路，其被配置为接收包括第一部分数据和第二部分数据的第一数据以及第二数据，以纠正第二部分数据中的一个或多个错误，并通过组合第二数据和经纠正的第二部分数据来生成合并的数据；以及第二ECC电路，其被配置为将第二部分数据设置为二进制值0，通过组合被设置为二进制值0的第二部分数据和第二数据来生成第三数据，生成用于第三数据的第三奇偶校验，并通过使用第三奇偶校验生成用于合并的数据的内部奇偶校验。

根据本发明构思的另一方面，提供了一种存储器器件，包括：存储器单元阵列，其包括多个存储器单元并且被配置为根据数据掩码选项输出存储在存储器单元中的第一数据；以及纠错电路，其被配置为根据数据掩码选项基于第一数据和第二数据生成合并的数据和用于合并的数据的内部奇偶校验，其中，纠错电路包括：第一ECC电路，其被配置为接收包括第一部分数据和第二部分数据的第一数据以及第二数据，纠正包括在第二部分数据中的一个或多个错误，并通过组合第二数据和经纠正的第二部分数据来生成合并的数据；以及第二ECC电路，其被配置为将第二部分数据设置为二进制值0，通过组合设置为二进制值0的第二部分数据和第二数据来生成第三数据，生成用于第三数据的第三奇偶校验，并通过使用第三奇偶校验生成用于合并的数据的内部奇偶校验。

根据本发明构思的另一方面，提供了一种操作方法，包括：(a)接收包括第一部分数据和第二部分数据的第一数据以及第二数据；(b)纠正第二部分数据中的一个或多个错误；(c)通过组合第二数据和经纠正的第二数据来生成合并的数据；(d)将第二部分数据设置为二进制值0，并通过组合被设置为二进制值0的第二部分数据和第二数据来生成第三数据；(e)生成用于第三数据的第三奇偶校验；以及(f)通过使用第三奇偶校验生成用于合并的数据的内部奇偶校验。

附图说明

根据以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：

图1是示出根据本发明构思的一些实施例的执行并行读取-修改-写入操作的存储器器件的框图；

图2是示出根据本发明构思的一些实施例的纠错电路的框图；

图3是示出图2中的第一奇偶校验生成电路的一部分的电路图；