[发明专利]一种FIR滤波器对数据进行滤波的方法

说明书

本发明公开一种FIR滤波器及其对数据进行滤波的方法，包括加法器、累加器和若干个滤波子组件；所述滤波子组件包括一个RAM、一个ROM和一个乘法器，所述RAM和所述ROM分别和所述乘法器的输入端连接；所述若干个滤波子组件中的RAM按顺序依次连接，首尾滤波子组件的RAM相连接；所述若干个滤波子组件中的乘法器的输出端分别与加法器的输入端连接；所述加法器的输出端与所述累加器的输入端连接，将逻辑资源的占用转换为存储资源的占用，充分利用FPGA的不同资源，使高阶FIR滤波器能根据需要调整资源占用，提高资源利用率。

技术领域

本发明涉及数字滤波器技术领域，具体涉及一种FIR滤波器对数据进行滤波的方法。

背景技术

目前，数字滤波在图像处理、语音识别和模式识别等数字信号处理中占有重要地位。与模拟滤波器相比，数字滤波器可以满足滤波器幅度和相位特性的严格要求，可以克服模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。数字滤波器包括有限长单位冲激响应(Finite Impulse Response，FIR)滤波器和无限冲激响应滤波器两大类，其中，FIR滤波器由于既可以在实现任意幅频特性的，又能够保证严格的线性相位，因此，具有广泛的应用前景。

FIR滤波器的基本公式为：y(n)＝a_N-1×x(n)+a_N-2×x(n-1)+…+a₀×x(n-N+1)，按照上述公式，滤波器同时进行N个乘法和N个加法即可实现滤波，但由于FPGA硬件资源上的限制，若完全并行处理则会导致占用逻辑资源太大，因此，常规的FIR滤波器都需要进行结构的优化，一方面将处理时间拉长，分为几个时钟串行处理；另一方面减少运算量，比如，对于系数对称的滤波器可以进行折叠处理。QUARTUS自带的FIR的知识产权核(Intellectualproperty core，IP核)就是一个比较方便的选择。但是当阶数较高时，滤波器对于可编程门阵列(Field Programmable Gate Array，FPGA)的资源占用会成倍增大，且主要占用逻辑资源，使得逻辑资源占用饱和，而对于存储资源的占用却很小，大大降低了资源利用率。

发明内容

本发明所要解决的技术问题是：提供一种FIR滤波器对数据进行滤波的方法，能够合理利用资源，提高资源利用率。

为了解决上述技术问题，本发明采用的一种技术方案为：

一种FIR滤波器，包括加法器、累加器和若干个滤波子组件；

所述滤波子组件包括一个RAM、一个ROM和一个乘法器，所述RAM和所述ROM分别和所述乘法器的输入端连接；

所述若干个滤波子组件中的RAM按顺序依次连接，首尾滤波子组件的RAM相连接；

所述若干个滤波子组件中的乘法器的输出端分别与加法器的输入端连接；

所述加法器的输出端与所述累加器的输入端连接。

为了解决上述技术问题，本发明采用的一种技术方案为：

一种采用上述FIR滤波器对数据进行滤波的方法，包括步骤：

S1、当数据输入所述FIR滤波器时，将所有RAM中最高位的数据依次读出，分别与对应的ROM读出的数据通过乘法器相乘，将得到的D个相乘结果相加得到一次计算结果，将所述计算结果传输至累加器，D为滤波子组件的个数；

S2、除最后一个RAM外，将所述从RAM读出的数据分别写入后一个RAM的最低位地址，将从最后一个RAM读出的数据丢弃，并将所述输入的数据写入第一个RAM的最高位地址；

重复步骤S1-S2直至执行了N/D次计算结果，N表示FIR滤波器的阶数。