[发明专利]铜互联结构中扩散阻挡层的制作工艺及铜互联结构

说明书

本发明为一种铜互联结构中扩散阻挡层的制作工艺及铜互联结构，该制作工艺包括如下步骤：提供半导体衬底，所述半导体衬底上形成有沟槽，所述沟槽的侧壁为介电材料，所述沟槽的底部为导电材料；采用含有钴和锗的前驱物对所述半导体衬底进行化学气相沉积或原子层沉积，使所述扩散阻挡层选择性地沉积在所述沟槽侧壁的介电材料上，不在所述沟槽底部的导电材料上沉积。本发明制作工艺获得的扩散阻挡层具备均匀的侧壁覆盖率，沟槽开口处的无倒挂问题，并且沟槽的底部不会沉积扩散阻挡层，从而铜互联结构不会出现孔洞并具有低的线电阻。

技术领域

本发明涉及半导体制造工艺，尤其涉及一种铜互联结构中扩散阻挡层的制作工艺及铜互联结构。

背景技术

随着集成电路技术代不断更新，铜互联的线宽越来越窄，RC(是表征充电容的常数，它等于电阻与电容相乘)延迟对芯片性能的影响越来越严重。比如10nm技术代，铜互联的线间距仅36-50纳米，线宽大约是18-25纳米。而为阻挡铜扩散到介电材料，防止漏电，制备铜扩散阻挡层是铜互联工艺中最为关键的一道工序，对该工艺的沟槽侧壁覆盖率有较高要求。同时该铜互联结构应具有较低的线电阻，最理想的结构是阻挡层对沟槽底部无覆盖，以降低铜互联结构的线电阻。

目前的铜互联结构的扩散阻挡层通常采用物理气相沉积(Physical VaporDeposition，PVD)的技术制备。该技术通常会出现侧壁覆盖率差，沟槽开口处沉积的阻挡层偏厚(悬凸)等问题，最终导致阻挡性能变差，并会使后续的铜电镀在沟槽内填充出现孔洞。且为了进一步提高侧壁阻挡层的覆盖率，往往会有意增加阻挡层的底部覆盖率，这会进一步增加铜互联结构的线电阻。

其他沉积技术，诸如化学气相沉积(Chemical Vapor Deposition，CVD)和原子层沉积(Atomic layer deposition，ALD)技术均具有很好的覆盖率，但是目前业界还没有开发出用化学气相沉积或原子层沉积技术制备的铜扩散阻挡层，既具备足够好的铜阻挡性能，又有较低的电阻率。而且即使化学气相沉积或原子沉积技术制备出满足以上两个要求的铜扩散阻挡层，但沟槽的底部仍会有扩散阻挡层沉积，这会导致高的线电阻。

公开于本发明背景技术部分的信息仅仅旨在加深对本发明总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

发明内容

本发明的目的在于至少解决上述技术问题之一，为此本发明提供一种铜互联结构中扩散阻挡层的制作工艺及铜互联结构，获得的扩散阻挡层具备均匀的侧壁覆盖率，沟槽开口处无悬凸问题，并且沟槽的底部无扩散阻挡层，从而铜互联结构不会出现孔洞并具有低的线电阻。

本发明的目的是这样实现的：

本发明提供一种铜互联结构中扩散阻挡层的制作工艺，包括如下步骤：

提供半导体衬底，所述半导体衬底上形成有沟槽，所述沟槽的侧壁为介电材料，且所述沟槽的底部为导电材料；

采用含有钴和锗的前驱物对所述半导体衬底进行化学气相沉积或原子层沉积，使所述扩散阻挡层选择性地沉积在所述沟槽侧壁上，不在所述沟槽底部沉积。

在本发明的一较佳实施方案中，采用含有钴和锗的前驱物对所述半导体衬底进行化学气相沉积包括：将所述含有钴和锗的前驱物加热到35℃-90℃。

在本发明的一较佳实施方案中，利用载气将所述含有钴和锗的前驱物引入反应腔室，所述载气流量为100sccm-1000sccm。

在本发明的一较佳实施方案中，还包括向所述反应腔室通入氨气，所述氨气的流量为10sccm-300sccm。

在本发明的一较佳实施方案中，所述反应腔室内的工艺压力为3torr-15torr。

在本发明的一较佳实施方案中，将所述半导体衬底加热到100℃-300℃。