[发明专利]一种异步FIFO读写控制电路及方法、可读存储介质及终端

权利要求书

1.一种异步FIFO读写控制电路，其特征在于，所述控制电路至少包括：FIFO存储器、第一时钟、第二时钟、第一逻辑链路、第二逻辑链路；

所述FIFO存储器的写时钟域接入所述第一时钟，所述FIFO存储器的读时钟域接入所述第二时钟，且所述FIFO存储器的写指针接口与所述第一逻辑链路的第一端相连，所述第一逻辑链路的第二端与触发信号端相连，所述FIFO存储器的读指针接口与所述第二逻辑链路的第一端相连，所述第二逻辑链路的第二端与触发信号端相连；

所述第一逻辑链路由第一数量个触发器串行组成，所述第二逻辑链路由第二数量个触发器串行组成，且所述第一逻辑链路比所述第二逻辑链路至少多两个触发器。

2.根据权利要求1所述的异步FIFO读写控制电路，其特征在于，所述第一时钟和所述第二时钟为频率相同相位不同的时钟信号。

3.根据权利要求1或2所述的异步FIFO读写控制电路，其特征在于，所述第一数量个至少为3个，所述第二数量个至少为5个。

4.根据权利要求1所述的异步FIFO读写控制电路，其特征在于，所述第一逻辑链路上的每一个触发器的延时时间为一个第一时钟周期；所述第二逻辑链路上的每一个触发器的延时时间为一个第二时钟周期。

5.一种异步FIFO读写控制方法，其特征在于，所述控制方法包括：

接收触发信号；

判断所述触发信号是否为高电平信号；

如果是，所述触发信号通过第一逻辑链路上的触发器进行延时后生成写使能高电平信号，将所述写使能高电平信号发送至FIFO存储器的写指针接口，其中，所述第一逻辑链路上触发器的延时时间为第一时间；

所述触发信号通过第二逻辑链路上的触发器跨时钟域处理后生成读使能高电平信号，将所述读使能高电平信号发送至FIFO存储器的读指针接口，其中，所述第二逻辑链路上触发器的延时时间为第二时间；

在所述第一时间小于所述第二时间的情况下，通过所述FIFO存储器的写指针和第一时钟信号进行数据写操作，通过所述FIFO存储器的读指针和第二时钟信号进行数据读操作。

6.根据权利要求5所述的异步FIFO读写控制方法，其特征在于，所述第一时钟和所述第二时钟为频率相同相位不同的时钟信号。

7.根据权利要求5所述的异步FIFO读写控制方法，其特征在于，所述第一逻辑链路上的每一个触发器的延时时间为一个第一时钟周期；所述第二逻辑链路上的每一个触发器的延时时间为一个第二时钟周期。

8.一种可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求6至7任一项所述异步FIFO读写控制方法的步骤。

9.一种终端，包括处理器存储器，存储器存储有程序指令，其特征在于：处理器运行程序指令实现如权利要求6至7任一项所述的异步FIFO读写控制方法中的步骤。