[发明专利]形成垂直场效应晶体管的方法以及所得结构

说明书

本发明涉及形成垂直场效应晶体管的方法以及所得结构，其揭露一种形成包含(例如，在VFET阵列中的)多个垂直场效应晶体管的集成电路的方法。在该方法中，基本同时形成各对VFET的自对准栅极以及接触这些自对准栅极的自对准栅极延伸区，以使该栅极环绕一对半导体鳍片(呈端到端对齐)，并使该栅极延伸区填充这些半导体鳍片的相邻端部之间的空间。通过形成一对VFET的自对准栅极及自对准栅极延伸区，该方法避免在VFET阵列中的相邻对VFET之间光刻图案化延伸切割隔离区的需要。因此，该方法能够实施鳍片间距缩减的VFET阵列设计，而不会导致例如由叠对误差引起的缺陷。本文中还揭露依据该方法所形成的集成电路。

技术领域

本发明涉及垂直场效应晶体管(vertical field effect transistor；VFET)，尤其涉及形成具有自对准栅极及栅极延伸区的多个VFET的方法以及所得集成电路(integrated circuit；IC)结构。

背景技术

集成电路(IC)设计的决定常常受到装置微缩能力、装置密度、装置性能、制造效率及成本所驱动。例如，IC设计可包含非平面场效应晶体管(FET)结构，因为与平面FET相比，非平面FET消耗较少的芯片表面面积。此外，与平面FET所呈现的单维场效应相比，非平面FET呈现多维场效应，因此非平面FET在沟道区上方呈现改进的栅极控制。示例非平面FET包括例如标准鳍式FET(FINFET)以及垂直鳍式FET(VFET)。FINFET是非平面FET，其包含半导体鳍片(也就是，较高且薄的、矩形形状的半导体本体)，且在该半导体鳍片内，沟道区横向位于源/漏区之间。栅极邻近该沟道区处的该半导体鳍片的顶部表面及相对侧壁而设置。VFET是非平面FET，其也包含半导体鳍片(也就是，较高且薄的、矩形形状的半导体本体)。在此情况下，该FET组件垂直堆叠于衬底上。而不是在衬底上并排设置，从而允许增加装置密度(也就是，在给定面积内具有更多装置)。具体地说，VFET通常包括位于衬底中的下方源/漏区，自该下方源/漏区向上延伸的半导体鳍片，以及外延生长于该半导体鳍片的顶部表面上的上方源/漏区。栅极(例如金属栅极)横向围绕该半导体鳍片(其充当沟道区)并分别通过上下间隙壁层而与该下方源/漏区及该上方源/漏区电性隔离。不幸的是，随着被包括于IC设计规格中的装置密度(也就是，每单位面积的装置数)持续增加，要在不违反设计规则及/或没有形成缺陷(例如，短路)的风险的情况下形成上述非平面FET可能是困难的。

发明内容

鉴于上述，本文中揭露一种形成包含(例如，在VFET阵列中的)多个垂直场效应晶体管(VFET)的集成电路(IC)的方法的实施例。在该方法中，基本同时形成各对VFET的自对准栅极以及接触这些自对准栅极的自对准栅极延伸区。所得栅极环绕一对半导体鳍片(呈端到端对齐)，且所得栅极延伸区填充该半导体鳍片的相邻端部之间的空间。通过形成各对VFET的自对准栅极及自对准栅极延伸区，该方法避免在VFET阵列中的相邻对VFET之间光刻图案化延伸切割隔离区的需要。因此，该方法能够实施鳍片间距缩减(例如，36纳米或更小)的VFET阵列设计，而不会导致例如由叠对误差(overlay error)引起的缺陷。本文中还揭露依据所揭露的方法实施例形成的集成电路(IC)结构。

尤其，本文中揭露一种形成包含至少一对垂直场效应晶体管(VFET)的集成电路(IC)的方法的实施例。在此实施例中，可形成开口，以使该开口基本垂直延伸穿过共形牺牲栅极层并穿过加盖半导体鳍片且至衬底中，从而使该开口将该加盖半导体鳍片划分成具有牺牲鳍片覆盖层的一对半导体鳍片。在该开口的底部中可形成隔离区，且在该隔离区之上可形成牺牲区，该牺牲区由与该牺牲栅极层相同的牺牲材料制成。接着，可凹入(也就是，回蚀刻)该牺牲栅极层及该牺牲区的该牺牲材料以形成凹槽，该凹槽将横向环绕该半导体鳍片的上部以及该些半导体鳍片上的该牺牲鳍片覆盖层并且还将横向延伸于该半导体鳍片的相邻端部之间。接着，可用介电间隙壁材料填充该凹槽，以形成上方介电间隙壁。