[发明专利]一种集线器集成芯片

说明书

本发明涉及一种集线器集成芯片，属于以太网技术领域。该集线器集成芯片包括：壳体和封装于所述壳体内的逻辑控制器和至少一个PHY芯片，每个所述PHY芯片均与所述逻辑控制器连接；所述逻辑控制器用于对每个所述PHY芯片传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧，以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧还原成所述PHY芯片可发送的数据，并通过所述至少一个PHY芯片中除当前接收以太网数据的PHY芯片的其他PHY芯片发送出去。解决了现有集线器集成度低、占用印制板面积大的缺陷，同时保证了数据传输的完整性和正确性，避免现有集线器数据传输容量较大时数据帧丢失的问题。

技术领域

本发明属于以太网技术领域，具体涉及一种集线器集成芯片。

背景技术

以太网(Ethernet)是当前应用最普遍的局域网技术，使用的是带有冲突检测的载波侦听多路访问(Carrier Sense Multiple Access/Collision Detection，CSMA/CD)的访问控制方法，以太网可以采用多种连接介质，包括同轴缆、双绞线和光纤等。其中，网络HUB(集线器)作为构成以太网网络拓扑的基本设备，其应用于OSI参考模型第一层，因此又被称为物理层设备，其对接收到的信号进行再生整形放大，以扩大网络的传输距离，同时把所有节点集中在以它为中心的节点上。是一种不需任何软件支持或只需很少管理软件管理的硬件设备，它在网络中只起到信号放大和重发作用，其目的是扩大网络的传输范围，因而其可靠性较高，但是存在不能有效检测错误，不能保证数据传输的完整性和正确性及在数据传输容量较大时丢失数据帧的缺点。此外，现有集线器多由控制器与外围电路(如多个PHY芯片)构成，在使用时，将控制器和多个PHY芯片一一连线。

发明内容

鉴于此，本发明的目的在于提供一种集线器集成芯片，以有效地改善上述问题。

本发明的实施例是这样实现的：

本发明实施例提供了一种集线器集成芯片，包括：壳体和封装于所述壳体内的逻辑控制器和至少一个PHY芯片，每个所述PHY芯片均与所述逻辑控制器连接。所述逻辑控制器用于对每个所述PHY芯片传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧，以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧还原成所述PHY芯片可发送的数据，并通过所述至少一个PHY芯片中除当前接收以太网数据的PHY芯片的其他PHY芯片发送出去。

在本发明可选的实施例中，所述逻辑控制器包括：至少一个以太网接口模块、至少一个双向解码模块、数据帧采集模块和仲裁判断模块；每个所述以太网接口模块与一个所述双向解码模块连接，每个所述双向解码模块还分别与所述数据帧采集模块和所述仲裁判断模块连接；每个所述以太网接口模块用于接收与自身连接的所述PHY芯片传输的以太网数据；每个所述双向解码模块用于对与自身连接的所述以太网接口模块传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧发送给所述数据帧采集模块；以及还用于将仲裁判断模块发送的以太网数据帧还原成所述PHY芯片可发送的数据发送给与自身相连接的所述以太网接口模块；所述数据帧采集模块用于对每个所述双向解码模块发送的以太网数据帧进行收集，并将收集完成的以太网数据帧发送给所述仲裁判断模块；所述仲裁判断模块用于判断该以太网数据帧是否为有效数据帧，以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧发送给所述至少一个双向解码模块中除当前接收以太网数据的双向解码模块的其他双向解码模块。

在本发明可选的实施例中，所述至少一个PHY芯片包括：4个PHY芯片，所述逻辑控制器包括：至少4个以太网接口模块和至少4个双向解码模块，一个PHY芯片与一个以太网接口模块连接。

在本发明可选的实施例中，所述逻辑控制器包括：6个以太网接口模块和6个双向解码模块，所述6个以太网接口模块包括两个RMII接口模块和4个MII接口模块，一个所述PHY芯片与一个所述MII接口模块连接。

在本发明可选的实施例中，所述4个MII接口模块均为电口模块。