[发明专利]一种高性能静态随机存取存储器

说明书

本发明涉及一种高性能静态随机存取存储器，包括时钟模块、锁存模块、译码模块、存储阵列和IO模块；所述锁存模块对读写地址和数据进行锁存；IO模块通过预充和下拉的方式输出读出位线值，然后对读出值进行触发锁存；读写地址分别进行译码，用于控制存储阵列的存储单元进行读写操作；写入数据经触发锁存之后，进入存储阵列存储；所述时钟模块与锁存模块相连接；所述锁存模块分别与译码模块和存储阵列相连接；所述译码模块与存储阵列相连接；所述存储阵列与IO模块相连接。本发明的SRAM具有高可靠、高速度、高密度和低功耗的有点，同时采用左右对称的布局和布线方式有效减小了走线长度。

技术领域

本发明涉及计算机技术领域，尤其涉及一种高性能静态随机存取存储器。

背景技术

在DSP芯片中，高速缓存体系结构采用两级实时高速缓存，分别是第1级高速缓存(L1)和第2级高速缓存(L2)L1用于缓存较低字节的数据和程序指令，消除程序和数据总线对存储器资源的冲突。由于受管芯面积不能太大的限制，第1级存储器的容量不能太大，并要求具有很快的速度。基于L1在缓存系统的重要性，设计小容量高性能静态随机存取存储器(SRAM)用于满足现实需要十分有必要。

发明内容

本发明的目的是通过以下技术方案实现的。

一种高性能静态随机存取存储器，包括时钟模块、锁存模块、译码模块、存储阵列和IO模块；所述锁存模块对读写地址和数据进行锁存；IO模块通过预充和下拉的方式输出读出位线值，然后对读出值进行触发锁存；读写地址分别进行译码，用于控制存储阵列的存储单元进行读写操作；写入数据经触发锁存之后，进入存储阵列存储；所述时钟模块与锁存模块相连接；所述锁存模块分别与译码模块和存储阵列相连接；所述译码模块与存储阵列相连接；所述存储阵列与IO模块相连接。

进一步的，时钟模块包括时钟信号CLK、写使能WEN和读使能REN。

进一步的，锁存模块包括地址锁存和数据锁存。

进一步的，译码模块包括预译码单元和最终译码单元。

进一步的，阵列包括存储阵列电路，所述存储阵列电路用于对数据进行缓存，同时进行读写操作。

本发明的优点在于：本发明的SRAM具有高可靠、高速度、高密度和低功耗的有点，同时采用左右对称的布局和布线方式有效减小了走线长度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的高性能静态随机存取存储器的原理示意图；

图2为本发明时钟模块的电路图；

图3为本发明锁存模块电路图；

图4为本发明译码模块的电路结构；

图5为本发明存储阵列电路图。

具体实施方式

在下面的详细描述中，提出了许多具体细节，以便于对本发明的全面理解。但是，对于本领域技术人员来说很明显的是，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明的更好地理解。

下面将结合附图，对本发明实施例的技术方案进行描述。