[发明专利]低漏电流动态D触发器

权利要求书

1.一种低漏电流动态D触发器，其特征在于，包括：

一输入端、一输出端以及至少一时钟信号端；

一第一锁存单元，用于传输所述输入端的数据并在时钟信号控制下锁存所述数据；

一第二锁存单元，用于锁存所述输出端的数据并在时钟控制下将所述第一锁存单元锁存的所述数据反相传输；

一输出驱动单元，用于反相并输出从所述第二锁存单元接收到的所述数据；

所述第一锁存单元、所述第二锁存单元以及所述输出驱动单元依次串接在所述输入端和所述输出端之间；

其中，所述第二锁存单元在时钟控制下通过单一元件实现高电平、低电平和高阻三种状态的输出；

所述第二锁存单元采用低漏电型器件和/或所述输出驱动单元采用高阈值电压器件。

2.如权利要求1所述的低漏电流动态D触发器，其特征在于：所述第二锁存单元为一种三态反相器。

3.如权利要求2所述的低漏电流动态D触发器，其特征在于：所述三态反相器进一步包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管以及所述第二NMOS晶体管依次串接在电源、地之间。

4.如权利要求3所述的低漏电流动态D触发器，其特征在于：所述第一NMOS晶体管、所述第二NMOS晶体管采用低漏电流晶体管。

5.如权利要求4所述的低漏电流动态D触发器，其特征在于：所述第一PMOS晶体管、所述第二NMOS晶体管根据时钟信号进行开关控制，第一PMOS晶体管和第二NMOS晶体管的时钟信号反相。

6.如权利要求4所述的低漏电流动态D触发器，其特征在于：所述第二PMOS晶体管与所述第一NMOS晶体管根据时钟信号进行开关控制，所述第二PMOS晶体管和所述第一NMOS晶体管的时钟信号反相。

7.一种数据运算单元，包括互联连接的控制电路、运算电路、多个低漏电流动态D触发器，所述多个低漏电流动态D触发器为串联和/或并联连接；其特征在于：所述多个低漏电流动态D触发器为权利要求1-6中任意一种所述的动态D触发器。

8.一种芯片，其特征在于，包括权利要求7中所述的任意一种数据运算单元。

9.一种用于计算设备的算力板，其特征在于，包括多个权利要求8中所述的任意一种所述芯片。

10.一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其特征在于：所述算力板为权利要求9中所述的任意一种所述算力板。