[发明专利]一种对卷积神经网络处理器的控制方法及装置

说明书

本发明提供一种控制方法，包括：1)确定需要执行的卷积运算的尺寸n*n；2)根据需要执行的卷积运算的尺寸n*n，选择在m²个5*5的卷积计算单元中载入与所述尺寸对应的卷积核的数值，并将其余的各个数值填充为0，5m≥n；3)根据需要执行的卷积运算的尺寸、需要执行卷积的输入特征图的尺寸，确定卷积计算过程所需的周期数；4)在卷积计算过程中的各个周期，将相应的输入特征图的数值载入到所述m²个5*5的卷积计算单元中，所述输入特征图的数值在所述m²个5*5的卷积计算单元中的分布与所述卷积核的数值在所述m²个5*5的卷积计算单元中的分布保持一致；控制载入了卷积核以及输入特征图的数值的所述m²个5*5的卷积计算单元分别执行与所述周期数对应的卷积计算。

技术领域

本发明涉及一种卷积神经网络处理器，尤其涉及针对卷积神经网络处理器的硬件加速方面的改进。

背景技术

人工智能技术在近些年来得到了迅猛的发展，在全世界范围内得到了广泛的关注，无论是工业界还是学术界都开展了人工智能技术的研究工作，将人工智能技术渗透至视觉感知、语音识别、辅助驾驶、智能家居、交通调度等各个领域。深度学习技术是人工智能技术发展的助推器。深度学习采用深度神经网络的拓扑结构进行训练、优化及推理等，深度神经网络白块卷积神经网络、深度置信网络、循环神经网络等，通过反复迭代、训练。以图像识别应用为例，深度学习算法通过深度神经网络可以自动地得到隐藏的图像的特征数据，并且产生优于传统的基于模式识别分析方法的效果。

然而，现有的深度学习技术的实现依赖于极大的计算量。在训练阶段，需要在海量数据中通过反复迭代计算得到神经网络中的权重数据；在推理阶段，同样需要采用神经网络在极短响应时间(通常为毫秒级)内完成对输入数据的运算处理，这需要所部署的神经网络运算电路(包括CPU、GPU、FPGA和ASIC等)达到每秒千亿次甚至万亿次的计算能力。因而，对用于实现深度学习技术的硬件加速，例如对卷积神经网络处理器的硬件加速是非常有必要的。

通常认为实现硬件加速的方式可被大致分为两种，一种是采用更大规模的硬件并行地进行计算处理，另一种则是通过设计的专用硬件电路来提高处理速度或效率。

针对上述第二种方式，一些现有技术直接将神经网络映射为硬件电路，针对各个网络层分别采用不同的计算单元，使得针对各个网络层的计算以流水线的方式进行。例如，除第一个计算单元之外的各个计算单元以前一个计算单元的输出作为其输入，并且每个计算单元仅用于执行针对与其对应的网络层的计算，在流水线的不同的单位时间内，所述计算单元对所述网络层的不同的输入进行计算。这样的现有技术，通常针对的是需要连续处理不同的输入的场景，例如对包含多帧图像的视频文件进行处理。并且，这样的现有技术通常针对的是具有较少网络层的神经网络。这是由于，深度神经网络的网络层数和规模较大，直接将神经网络映射为硬件电路，其电路面积的代价非常之大，而功耗也会随着电路面积的增大而增加。此外，考虑到各个网络层彼此的运算时间也存在较大差异，为了实现流水线的功能，提供给各个流水线层级的运行时间需要被强制设置为彼此相等，即等于处理速度最慢的流水线层级的运算时间。对于具有大量网络层的深度神经网络而言，设计流水线需要考虑非常多的因素，以减少流水计算过程中处理速度相对较快的流水线层级所需等待的时间。