[发明专利]一种避免UDP协议丢包的电路结构及方法在审
| 申请号： | 201810686378.X | 申请日： | 2018-06-28 |
| 公开（公告）号： | CN109104379A | 公开（公告）日： | 2018-12-28 |
| 发明（设计）人： | 王培培;滕达;吴之光;杨君宝 | 申请（专利权）人： | 山东超越数控电子股份有限公司 |
| 主分类号： | H04L12/823 | 分类号： | H04L12/823;H04L12/861;H04L1/00;H04L29/06 |
| 代理公司： | 济南舜源专利事务所有限公司 37205 | 代理人： | 韩洪淼 |
| 地址： | 250101 山东省*** | 国省代码： | 山东;37 |
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| 摘要： | |||
| 搜索关键词： | 以太网接口模块 电路结构 缓存模块 丢包 后置 前置 控制器接口 解析模块 网络数据 协议编码 | ||
1.一种避免UDP协议丢包的电路结构，其特征在于，包括FPGA模块，前置以太网接口模块，后置以太网接口模块以及DDR3缓存模块；
FPGA模块内的UPD协议编码模块通过后置以太网接口模块连接到CPU端；
FPGA模块内的UDP协议解析模块通过前置以太网接口模块连接到网络数据端；
FGPA模块内的DDR3控制器接口连接到DDR3缓存模块。
2.根据权利要求1所述的一种避免UDP协议丢包的电路结构，其特征在于，前置以太网接口模块将网络数据端的数据导入UDP协议解析模块。
3.根据权利要求1或2所述的一种避免UDP协议丢包的电路结构，其特征在于，UDP协议解析模块将接收到的数据进行解析剥离，经解析剥离后的数据传送至UDP协议编码模块。
4.根据权利要求3所述的一种避免UDP协议丢包的电路结构，其特征在于，UDP协议编码模块将接收到的数据进行打包编号，经打包编号的数据通过后置以太网接口模块发送至CPU端，同时通过DDR3控制器接口发送至DDR3缓存模块进行存储；如果CPU端接收到的打包编号数据完成，则清除DDR3缓存模块中的数据，如果不完整，则将DDR3缓存模块中的数据取出，进行二次发送，直至CPU端接收到完整的打包编号数据。
5.根据权利要求4所述的一种避免UDP协议丢包的电路结构，其特征在于，后置以太网接口模块将UDP协议编码模块打包编号后的数据转送至CPU端，并将CPU端对打包编号数据的检测结果传送至UDP协议编码模块。
6.根据权利要求5所述的一种避免UDP协议丢包的电路结构，其特征在于，CPU端对后置以太网接口模块转发的打包编号数据进行检测，并将检测结果回复后置以太网接口模块。
7.一种避免UDP协议丢包的方法，其特征在于，包括以下步骤：
S1：前置以太网接口模块将网络数据端的数据导入UDP协议解析模块；
S2：UDP协议解析模块将接收到的数据进行解析剥离，经解析剥离后的数据传送至UDP协议编码模块；
S3：UDP协议编码模块将接收到的数据进行打包编号，经打包编号的数据通过后置以太网接口模块发送至CPU端，同时通过DDR3控制器接口发送至DDR3缓存模块进行存储；
S4：后置以太网接口模块将UDP协议编码模块打包编号后的数据转送至CPU端；
S5：CPU端对后置以太网接口模块转发的打包编号数据进行检测，如果接收到的数据是完整数据，则转到步骤S6；如果接收到的数据不完整，则转到步骤S7；
S6：清除DDR3缓存模块中的数据；并转到步骤S1；
S7：将DDR3缓存模块中的数据取出，通过后置以太网接口模块发送至CPU端，并转到步骤S5。
8.根据权利要求7所述的一种避免UDP协议丢包的方法，其特征在于，所述步骤S7中，从DDR3缓存模块中取出的数据为上次数据传送过程中丢失的数据。
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