[发明专利]一种CPU簇的状态控制电路及方法

说明书

本发明提供了一种CPU簇的状态控制电路及方法。其中，状态控制电路包括寄存器和寄存器修改电路；所述寄存器存储空闲标志位；所述寄存器修改电路用于当所述CPU簇的所有CPU对应的空闲标志位都有效时，按照设定顺序修改所述寄存器中的多个设定标志位。本状态控制电路控制CPU簇状态的响应速度比软件控制CPU簇状态的响应速度更快。

技术领域

本发明涉及一种CPU簇的状态控制电路及方法。

背景技术

SOC系统中，功耗是系统的重要指标。为了降低功耗，在CPU低负载时会让其进入idle(空闲)状态。通常这个过程是由辅助CPU系统通过软件实现，但这种方法需要软件编程，过程复杂，进入与退出idle状态的时间长，运行时使用较多的资源，效率低，且不利于系统的兼容和稳定。

例如，为了降低CPU功耗，从进出延迟和idle状态下的功耗考虑，设计三种idle级别，在这里以C0、C1、C2来描述。C0即某CPU内核(core)进入WFI(Wait for interrupt)状态，除了唤醒逻辑(是指CPU内部的与唤醒功能相关的逻辑电路或组件)外，其他部分时钟关闭，动态功耗降至最低，但漏电依然存在(CPU内核进入WFI过程：CPU判断当前自身负载是否满足进入WFI的设定条件，若满足，则执行进入WFI命令，结果是：寄存器的WFI状态位被置为有效，这个过程不需要协处理器参与)；C1即某CPU内核处于power gating状态(电源门控断开)，漏电消失；C2即整个CPU簇(cluster)掉电进入掉电(power off)状态。在不同的应用场景下，软件根据一定的策略选择出合适的idle级别。对延迟敏感的场景，选用低延迟，相对高功耗的C0，对延迟不敏感的场景，选用高延迟，更低功耗的C2。当然，选择的策略不仅限于考虑延迟，根据应用的不同，还会考虑功耗性能等其他要素。

发明内容

为了克服现有技术的不足，本发明提供了一种CPU簇的状态控制电路及方法，对CPU簇的状态进行控制，例如进入或退出空闲状态，从而可以使得CPU簇在不同状态之间切换更加迅速。

本发明提供了一种CPU簇的状态控制电路，包括寄存器和寄存器修改电路；所述寄存器存储空闲标志位；所述寄存器修改电路用于当所述CPU簇的所有CPU对应的空闲标志位都有效时，按照设定顺序修改所述寄存器中的多个设定标志位。

本发明还提供了一种CPU簇的状态控制电路，包括寄存器和寄存器修改电路；所述寄存器存储CPU簇掉电标志位和中断标志位；所述寄存器修改电路用于当所述CPU簇掉电标志位和中断标志位都有效时，按照设定顺序修改所述寄存器中的多个设定标志位。

本发明还提供了一种CPU簇的状态控制方法，包括如下步骤：当所述CPU簇的所有CPU对应的空闲标志位都有效时，所述寄存器修改电路按照设定顺序修改所述寄存器中的多个设定标志位。

本发明还提供了一种CPU簇的状态控制方法，包括如下步骤：当所述CPU簇掉电标志位和中断标志位都有效时，所述寄存器修改电路按照设定顺序修改所述寄存器中的多个设定标志位。

有益效果：

通过采用本状态控制电路以控制CPU簇的状态，与利用软件控制CPU簇状态相比，可以减少资源的使用，简化流程，加快实现和响应时间，实时性好，效率高，适应不同场景的功耗管理要求。

在一些应用场景中，利用软件配置只能进入C1等级的状态，通过采用本状态控制电路，由于响应快，有机会直接进入C2等级，从而更大程度的降低功耗。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是包含本发明状态控制电路一种实施例的SOC系统示意图；

图2是本发明CPU的状态控制电路另一种实施例的示意图；