[发明专利]卷积神经网络的并行处理器及处理方法

权利要求书

1.一种卷积神经网络的并行处理器，其特征在于，包括：并行卷积与池化处理单元，分别与所述并行卷积与池化处理单元相连的输入数据划窗控制单元、卷积核存储控制单元和并行输出数据存储控制单元；

所述输入数据划窗控制单元，用于采用可变深度移位寄存器链的方式对输入特征平面数据fⁱⁿ进行二维重组，输出第一窗口数据，并将所述第一窗口数据分别输入至所述并行卷积与池化处理单元；

所述卷积核存储控制单元，用于将卷积核参数和卷积偏移量分别加载至所述并行卷积与池化处理单元；其中，所述卷积核参数和所述卷积偏移量对应于所述输入特征平面数据fⁱⁿ的输入通道；

所述并行卷积与池化处理单元，用于采用并行的方式，对所述第一窗口数据、所述卷积核参数和所述偏移量进行卷积运算和池化处理，得到并行的多个输出特征平面数据f^out，并将所述输出特征平面数据f^out分别输入至所述并行输出数据存储控制单元；

所述并行输出数据存储控制单元，用于采用并行的方式，将对应的所述输出特征平面数据f^out进行存储。

2.根据权利要求1所述的处理器，其特征在于，还包括直接内存存取DMA控制器；

所述DMA控制器，用于从外部存储器中将所述输入特征平面数据fⁱⁿ搬移至所述输入数据划窗控制单元，将所述卷积核参数和所述卷积偏移量搬移至所述卷积核存储控制单元。

3.根据权利要求1所述的处理器，其特征在于，所述输入数据划窗控制单元包括：

根据所述输入特征平面数据fⁱⁿ的长度配置第一移位寄存器链的实际移位长度；

在所述第一移位寄存器链上对所述输入特征平面数据fⁱⁿ进行二维重组和划窗操作，输出所述第一窗口数据；

将所述第一窗口数据分别输入至所述并行卷积与池化处理单元。

4.根据权利要求1所述的处理器，其特征在于，所述并行卷积与池化处理单元包括并行的多路卷积与池化处理模块，每个所述卷积与池化处理模块均包括矩阵乘模块、累加模块、池化处理模块、卷积核寄存器链以及偏移量寄存器Bias；

所述卷积核寄存器链，用于在卷积运算前将所述卷积核参数进行存储，并在卷积运算时将所述卷积核参数加载至所述矩阵乘模块；

所述Bias，用于在卷积运算前将所述卷积偏移量进行存储，并在卷积运算时将所述卷积偏移量加载至所述矩阵乘模块；

所述矩阵乘模块，用于对所述第一窗口数据和所述卷积核参数进行乘运算，生成乘运算结果，并将所述乘运算结果加载至所述累加模块；

所述累加模块，用于根据所述乘运算结果和所述卷积核参数生成累加结果，并将所述累加结果加载至所述池化处理模块；

所述池化处理模块，用于对所述累加结果进行池化处理，得到所述输出特征平面数据f^out，并将所述输出特征平面数据f^out输入至所述并行输出数据存储控制单元。

5.根据权利要求4所述的处理器，其特征在于，所述池化处理模块包括池化划窗控制模块和池化运算模块；

所述池化划窗控制模块，用于配置第二移位寄存器链的实际移位长度，在所述第二移位寄存器链上对所述累加结果进行二维重组和划窗操作，得到第二窗口数据；

池化运算模块，用于对所述第二窗口数据进行池化运算，得到所述输出特征平面数据f^out。

6.根据权利要求4所述的处理器，其特征在于，所述累加模块还包括：

在卷积运算的第一次循环中，将所述乘运算结果和所述卷积核参数进行累加，生成累加中间结果；

以及，

在卷积运算的再次循环中，将所述乘运算结果和所述累加中间结果进行累加，并最终生成所述累加结果。