[发明专利]自适应脉宽调整电路、快闪存储器

权利要求书

1.一种自适应脉宽调整电路，包括：

一逻辑模块，适于根据一触发信号、一第一反馈信号和一第二反馈信号生成一输出信号；

一第一回路，适于对所述输出信号至少进行一第一延迟，以生成所述第一反馈信号；以及

一第二回路，适于对所述输出信号至少进行包含负载延迟的一第二延迟，以生成所述第二反馈信号；

其中，所述触发信号包括一触发脉冲，所述第一反馈信号包括一第一反馈脉冲，所述第二反馈信号包括一第二反馈脉冲，所述输出信号包括一输出脉冲，所述第一反馈脉冲的前沿位于所述触发脉冲的后沿之前，所述第二反馈脉冲的前沿位于所述第一反馈脉冲的前沿之后，并且位于所述第一反馈脉冲的后沿之前，所述输出脉冲的前沿由所述触发脉冲的前沿决定，所述输出脉冲的后沿由所述第二反馈脉冲的前沿决定。

2.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述输出信号由所述触发信号与所述第一反馈信号执行或运算后，再与所述第二反馈信号执行与非运算的结果决定。

3.根据权利要求2所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一或门和一与非门，所述或门适于接收所述触发信号和所述第一反馈信号，所述与非门适于接收所述或门的输出和所述第二反馈信号，并输出所述输出信号。

4.根据权利要求2所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一第一逻辑子模块和一第二逻辑子模块，所述第一逻辑子模块与所述第二逻辑子模块串联连接，所述第一逻辑子模块和所述第二逻辑子模块的连接处适于输出所述输出信号，所述第一逻辑子模块包括一第一开关管、一第二开关管和一第三开关管，所述第一开关管与所述第二开关管串联连接后，与所述第三开关管并联连接，所述第二逻辑子模块包括一第四开关管、一第五开关管和一第六开关管，所述第四开关管与所述第五开关管并联连接后，与所述第六开关管串联连接，所述第一开关管和所述第四开关管根据所述触发信号的控制实现通断，所述第二开关管和所述第五开关管根据所述第一反馈信号的控制实现通断，所述第三开光管和所述第六开关管根据所述第二反馈信号的控制实现通断，所述第一开关管、所述第二开关管和所述第三开关管根据一第一逻辑电平导通，并且根据一第二逻辑电平关断，所述第三开关管、所述第四开关管和所述第五开关管根据所述第二逻辑电平导通，并且根据所述第一逻辑电平关断。

5.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述输出信号由所述触发信号与所述第一反馈信号执行与运算后，再与所述第二反馈信号执行或非运算的结果决定。

6.根据权利要求5所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一与门和一或非门，所述与门适于接收所述触发信号和所述第一反馈信号，所述或非门适于接收所述与门的输出和所述第二反馈信号，并输出所述输出信号。

7.根据权利要求5所述的自适应脉宽调整电路，其特征在于，所述逻辑模块包括一第三逻辑子模块和一第四逻辑子模块，所述第三逻辑子模块与所述第四逻辑子模块串联连接，所述第三逻辑子模块和所述第四逻辑子模块的连接处适于输出所述输出信号，所述第三逻辑子模块包括一第七开关管、一第八开关管和一第九开关管，所述第七开关管与所述第八开关管并联连接后，与所述第九开关管串联连接，所述第四逻辑子模块包括一第十开关管、一第十一开关管和一第十二开关管，所述第十开关管与所述第十一开关管串联连接后，与所述第十二开关管并联连接，所述第七开关管和所述第十开关管根据所述触发信号的控制实现通断，所述第八开关管和所述第十一开关管根据所述第一反馈信号的控制实现通断，所述第九开光管和所述第十二开关管根据所述第二反馈信号的控制实现通断，所述第七开关管、所述第八开关管和所述第九开关管根据一第二逻辑电平导通，并且根据一第一逻辑电平关断，所述第十开关管、所述第十一开关管和所述第十二开关管根据所述第一逻辑电平导通，并且根据所述第二逻辑电平关断。

8.根据权利要求1所述的自适应脉宽调整电路，其特征在于，所述第一反馈信号由所述输出信号经所述第一延迟并取反后得到。