[发明专利]三维存储器及其制造方法

说明书

本发明涉及一种三维存储器及其制造方法。该方法包括以下步骤：提供半导体结构，所述半导体结构具有核心区和阶梯区，且包括衬底和位于所述衬底上的堆叠层；在所述阶梯区上形成掩模图案，所述掩模图案包括分离的第一掩模层和第二掩模层；使用所述掩模图案去除所述堆叠层的预定厚度，而在所述第一掩模层的第一边缘和所述第二掩模层的四周形成初始阶梯；修整所述掩模图案，使所述第一掩模层的第一边缘向靠近所述核心区的方向缩小，且使所述第二掩模层从四周向中心缩小；以及使用修整后的掩模图案去除所述堆叠层的预定厚度，而在所述初始阶梯的位置形成第一阶梯，且在所述第一掩模层的第一边缘和所述第二掩模层的四周形成第二阶梯。

技术领域

本发明主要涉及半导体制造方法，尤其涉及一种三维存储器及其制造方法。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的控制栅引出接触部。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。

阶梯区典型地使用单向的阶梯结构。随着三维存储器层数的增加，单向阶梯的结构导致阶梯区的面积增加以及制作成本急剧上升。为此提出了一种分区阶梯结构(staircase divide Scheme，SDS)区，通过在垂直于阶梯方向的分区设计，可以将阶梯区的面积减半，实现成本的降低。

目前为了实现分区，需要使用2次光刻和2个光掩模。

发明内容

本发明提供一种三维存储器及其制造方法，可以在形成分区时降低光刻的次数和光掩模的数量。

本发明为解决上述技术问题而采用的技术方案是提供一种三维存储器件的制造方法，包括以下步骤：提供半导体结构，所述半导体结构具有核心区和阶梯区，且包括衬底和位于所述衬底上的堆叠层；在所述阶梯区上形成掩模图案，所述掩模图案包括分离的第一掩模层和第二掩模层；使用所述掩模图案去除所述堆叠层的预定厚度，而在所述第一掩模层的第一边缘和所述第二掩模层的四周形成初始阶梯；修整所述掩模图案，使所述第一掩模层的第一边缘向靠近所述核心区的方向缩小，且使所述第二掩模层从四周向中心缩小；以及使用修整后的掩模图案去除所述堆叠层的预定厚度，而在所述初始阶梯的位置形成第一阶梯，且在所述第一掩模层的第一边缘和所述第二掩模层的四周形成第二阶梯。

在本发明的一实施例中，使用一个光掩模在所述半导体结构上形成所述掩模图案，所述光掩模具有对应所述第一掩模层的第一区域和对应所述第二掩模层的第二区域。

在本发明的一实施例中，使用所述掩模图案去除所述堆叠层的预定厚度的步骤包括：刻蚀所述堆叠层的第一膜层，所述第一膜层包括堆叠的栅极层和介质层，或者包括堆叠的伪栅极层和介质层。

在本发明的一实施例中，使用修整后的掩模图案去除所述堆叠层的预定厚度的步骤包括：刻蚀所述堆叠层的部分第一膜层和第二膜层，所述第二膜层包括堆叠的栅极层和介质层，或者包括堆叠的伪栅极层和介质层。

在本发明的一实施例中，所述掩模图案包括多个所述第二掩模层，在平行于所述第一掩模层的所述第一边缘的方向相互分离。

在本发明的一实施例中，上述方法还包括通过交替去除所述堆叠层的预定厚度和修整所述掩模图案，在所述第一掩模层的所述第一边缘的方向上形成多级阶梯。

本发明还提出一种三维存储器，包括核心区和阶梯区，所述阶梯区具有顶部选择区和分区阶梯结构区，所述顶部选择区和所述分区阶梯结构区具有高度相同的第一阶梯，且具有高度相同的第二阶梯；其中在所述顶部选择区，所述第一阶梯高于所述第二阶梯且比所述第二阶梯更靠近所述核心区；在所述分区阶梯结构区，所述第一阶梯高于所述第二阶梯且比所述第二阶梯更远离所述顶部选择区。