[发明专利]具有局部层间互连的单片三维(3D)IC

说明书

单片3D IC采用与3D IC中的至少一个晶体管层上的至少一个晶体管的至少一个结构紧密集成的一个或多个局部层间互连。在某些实施例中，局部层间互连与至少一个晶体管的栅电极或源/漏区相交，并且通过设置在所述3D IC中的第一与第二晶体管层之间的至少一个层间介电阶层延伸。局部层间互连可有利地进行不同层的3D IC中的晶体管之间的直接垂直连接，而无需围绕互连的上面或者下面晶体管层的占用面积(即，横向或平面面积)横向布线。

技术领域

本发明的实施例一般涉及集成电路(IC)，以及更具体来说涉及单片三维(3D)IC。

背景技术

单片IC一般包括多个晶体管，例如在平面衬底、例如硅晶圆之上所制作的金属氧化物半导体场效应晶体管(MOSFET)。虽然摩尔定律数十年来在IC工业中一直成立，但是IC维度的横向缩放对于现在低于20 nm的MOSFET栅维度变得更加困难。随着装置尺寸持续减小，将达到继续标准平面缩放变得不切实际的阶段。这个转折点可能归因于经济学或物理学，例如极高的电容或者基于量子的可变性。按照三维的晶体管的堆叠(通常称作垂直缩放或3D集成)因此是达成更大晶体管密度的有希望途径。

虽然3D集成可例如通过堆叠单独制造的芯片在封装层面实现，但是单片3D方式提供最大层间互连密度，从而允许3D电路在最低层并且以最紧密电路密度来构成。一般来说，单片3D IC需要两层或更多层的晶体管，其在衬底之上依次制作和互连。例如，开始于第一半导体衬底，第一层晶体管采用常规技术来制作。施体衬底然后接合到第一衬底，以及分裂施体衬底的一部分，以留下第一层晶体管之上的半导体薄膜。这种方法当然只是得到第二层装置的单晶衬底的许多方式其中之一。第二层晶体管然后在半导体薄膜中制作，以及层间互连在晶体管层之间形成。虽然晶体管层之间的更大对齐对单片3D IC是可能的，但是层间互连的架构在取得单片3D IC的平面占用面积随晶体管层的数量成比例地减小的规模经济中是重要的。

附图说明

通过附图、作为举例而不是限制来说明本文所述的资料。为了说明的简洁和清晰起见，图中所示的元件不一定按比例绘制。例如，为了清晰起见，一些元件的尺寸可能相对于其他元件经过放大。此外，在认为适当的情况下，在附图之间重复参考标号，以便表示对应或相似的元件。附图包括：

图1A是按照一实施例、具有局部层间互连的单片3D IC的等距视图；

图1B是按照一实施例、图1A所示的单片3D IC的第二等距视图；

图1C是按照一实施例、映射到图1A和图1B所示的层间互连的SRAM单元电路；

图2A是按照一实施例、图1A所示单片3D IC中的层间源/漏互连的截面图；

图2B是按照一实施例的单片3D IC中的层间源/漏互连的截面图；

图2C是按照一实施例、图1A所示单片3D IC中的层间栅电极互连的截面图；

图2D是按照一实施例的单片3D IC中的层间栅电极互连的截面图；

图2E是按照一实施例的单片3D IC中的层间栅电极互连的截面图；

图3是示出按照实施例、形成具有局部层间互连的单片3D IC的方法的流程图；

图4A是示出按照实施例、形成层间源/漏互连的方法的流程图；

图4B是示出按照实施例、形成层间栅电极互连的方法的流程图；

图5A、图5B、图5C和图5D是按照一实施例、当执行图4A所示的特定制作操作时的层间源/漏互连区的截面图；

图6A、图6B和图6C是按照一实施例、当执行图4B所示的特定制作操作时的层间栅电极互连区的截面图；