[发明专利]用于可测试性设计的数据读取装置及数据读取方法

说明书

本发明提供一种用于可测试性设计的数据读取装置及数据读取方法。数据读取装置包括缓冲器以及数据序列化电路。数据序列化电路接收时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据。数据序列化电路依据触发遮罩信号遮蔽时脉正缘触发信号与时脉负缘触发信号其中之一，并依据并未被遮蔽的时脉正缘触发信号或时脉负缘触发信号以将部分的待测数据提供至数据序列化电路的输出端以作为数据读取装置的输出信号。藉此，可增大待测数据的数据有效窗口。

技术领域

本发明涉及一种可测试性设计(Design for Testing；DFT)技术，尤其涉及一种用于可测试性设计的数据读取装置及数据读取方法。

背景技术

在可测试性设计(Design for Testing；DFT)技术中，为了方便对芯片或电路的功能进行测试或验证，通常会在电路的设计阶段植入相关的测试电路，以便于在电路设计完成后进行测试。

当测试机台利用对芯片或电路进行信号的量测时，由于测试电路中每个接脚的信号传递速度因接脚阻抗、走线长度、逻辑门反应时间不尽相同而让信号在传递过程中发生延迟致能/禁能的情形，此种现象可称为是数据偏斜(data skew)。基于半导体制程的技术进步及通讯规格逐渐提升其传输能力的情况下，电路的信号传输速度将可预期地愈来愈快，但也导致可利用的数据有效窗口(data valid window)也将愈来愈小。此外，当接脚邻近电力线时，也可能因为电力线的电力传输而使得此接脚中信号发生数据偏斜。

如此一来，想要在高速情况下从数据有效窗口中准确地获得待测信号的难度亦愈来愈高。因此，如何更易于获得并测试待测信号，便是在信号测试领域中长年存在的问题之一。

发明内容

本发明提供一种用于可测试性设计的数据读取装置及数据读取方法，其用以加大待测信号中可利用的数据有效窗口。

本发明实施例所述的用于可测试性设计的数据读取装置包括缓冲器以及数据序列化电路。缓冲器用以暂存待测数据。数据序列化电路耦接缓冲器。数据序列化电路接收时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据。数据序列化电路依据所述触发遮罩信号以遮蔽时脉正缘触发信号与时脉负缘触发信号其中之一，并依据并未被遮蔽的时脉正缘触发信号或时脉负缘触发信号以将部分的待测数据提供至数据序列化电路的输出端以作为数据读取装置的输出信号。

本发明实施例所述的用于可测试性设计的数据读取方法适用于包括数据序列化电路的数据读取装置。所述数据读取方法包括下列步骤：获得时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据；以及，依据所述触发遮罩信号以遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，并依据并未被遮蔽的时脉正缘触发信号或时脉负缘触发信号以将部分的待测数据提供至数据序列化电路的输出端以作为数据读取装置的输出信号。

基于上述，本发明实施例所述的数据读取装置与数据读取方法可在读取待测信号时，利用额外设置的触发遮蔽信号来阻挡或遮蔽时脉正缘触发信号与时脉负缘触发信号的其中之一，并利用并未被遮蔽的另一个触发信号来获得对应的部分待测数据。如此一来，待测数据的输出时间将会从原有时脉的一个时脉周期的一半增加到一个时脉周期。藉此，便可在不调整使用此数据读取装置的芯片中之内部数据类型、不改变时脉或相关配置的情况下增加可使用的数据有效窗口，让外部的测试机台能够更为简易地判读数据读取装置所获得的待测数据的正确性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明一实施例的一种数据读取装置的方块图；

图2是用来说明时脉信号DQS、时脉正缘触发信号CLKOUT_T、时脉负缘触发信号CLKOUT_C及待测数据D0～D3与D<3:0>的波型图；