[发明专利]一种基于双发射VLIW的统一架构渲染着色器

说明书

本发明属于图形处理芯片设计技术领域，公开了一种基于双发射VLIW的统一架构渲染着色器，设置有：参数描述符电路对输入的命令流信息进行解析命令处理；着色状态控制电路根据待渲染多边形的渲染信息来确定统一着色器的不同流水线阶段处理内容；双发射VLIW处理器电路根据当前状态及配置参数进行相应的图形任务处理或通用计算处理；纹素滤波电路在VLIW处理器电路的配置下对从纹理存储器中读取的纹理纹素值进行双线性插值或三线性插值滤波处理。本发明可以很好的降低硬件设计复杂度和减少传统架构中数据在顶点着色器和像素着色器之间的转换时间；该统一着色器结构简洁、硬件面积小、实时性较好。

技术领域

本发明属于图形处理芯片设计技术领域，尤其涉及一种基于双发射VLIW的统一架构渲染着色器。还涉及一种统一架构图形处理单元电路，具体涉及一种用于顶点着色及像素着色的、基于浮点计算单元和超越函数计算单元复用的、采用基本SIMD架构的、基本双发射VLIW处理器的电路结构。

背景技术

目前，业内常用的现有技术是这样的：

IMR渲染架构中，每个提交用于渲染的对象都会被立即进行执行，并穿过整个渲染管线，正是因为该简单直接的设计方法对于每个提交的渲染命令都会立即进行执行，且当该渲染命令在整条渲染管线中执行完毕后才开始执行下一个渲染命令，当两次渲染有前后遮蔽关系时，IMR模式会对两次渲染命令都进行执行，因此会存在一些经过像素着色器后的pixel在深度测试阶段被抛弃，这样就浪费了着色器单元的计算过程。

TBR架构中，模型的顶点数据经过顶点着色器处理后被组装成一个个基本三角形，这些三角形会被缓存在一个triangle cache里面。然后判断所有三角形与tile之间的关系，如果得出某个三角形需要在某个特定的tile里面绘制，那么就会在该tile的Tile‐list中存一个指向这个待绘制三角形的一个索引。在一帧里面所有的渲染命令都经过顶点着色器处理生成基本三角形顶点信息以后，每个tile就会拥有一个Tile‐list，这list就包含了需要在该tile内部绘制的所有三角形信息。然后GPU再基于Tile‐list执行每个tile的光栅化操作和逐片元着色操作。

TBDR渲染架构中，TBDR架构依然将需要渲染的画面分成很多个Tile，并对每一个Tile进行处理，但该架构对每个光栅化生成的像素都进行深度测试操作，剔除掉被遮挡的像素，实现HSR操作，在进行像素着色之前进一步减少了待渲染片元信息，降低带宽需求。理论上经过HSR剔除以后，在不考虑alpha混合的情况下TBDR架构每帧需要渲染的像素上限就是屏幕像素的数量，而在执行复杂一点的游戏场景时，传统的TBR可能需要渲染6倍于屏幕的像素。

随着智能手机、平板电脑、可穿戴设备等移动终端的需求量不断扩大，从自主知识产权角度看移动终端图形处理器的研发显得尤为重要，而用于顶点和像素处理的着色器则是移动图形处理的关键电路。在移动设备中的着色器设计，需要考虑到功耗、物理尺寸以及实时性等。

实时图形处理一直以来都是移动设备中的关键任务，传统架构中是由分离式可编程图形处理单元来实现。分离式GPU通过采用片上Cache及动态可编程流水线等技术的顶点着色器和像素着色器实现，尽管通过合理的数量配比能够达到一定的性能平衡，但该架构仍很难在顶点着色和像素着色处理之间达到较高的硬件资源利用率。

基于传统架构中顶点着色器和像素着色器的指令集设计大致相同，除了一些特定指令，因此一种即可以实现顶点着色又可以实现像素着色的统一架构着色器被提出。

综上所述，现有技术存在的问题是：

IMR架构的渲染模式在执行过程中容易产生额外的计算资源消耗和内存带宽消耗的缺点。

TBR架构依然存在一些不足，在执行一帧的渲染命令时需要保存顶点着色器执行后的结果以及每个tile的Tile‐list。这意味着如果一帧里有大量的的顶点，那么片上缓存就很难存下如此多的顶点信息和Tile‐list信息，就不得不依靠外部内存来存储，这就会产生额外的带宽消耗。