[发明专利]混合堆叠写驱动器

说明书

本发明涉及混合堆叠写驱动器，其中，一种电路包括具有存储器单元及位线的存储器阵列。写驱动器通过列选择晶体管与该位线连接。写辅助电路与该写驱动器连接。该写辅助电路包括共同升压节点、负升压晶体管、以及保持晶体管。该负升压晶体管自该数字线连接至该共同升压节点。在针对该存储器阵列的选定单元的写操作期间，该负升压晶体管将该存储器阵列的该选定单元的该位线选择性拉至地。该写辅助电路可包括自第一数字线连接至该共同升压节点的第一负升压晶体管，自第二数字线连接至该共同升压节点的第二负升压晶体管，以及自该共同升压节点连接至地的保持晶体管。

技术领域

本发明涉及半导体结构，尤其涉及具有写辅助方案的存储器单元以及使用方法。

背景技术

随机访问存储器(random access memory；RAM)可为静态的或动态的。静态随机访问存储器(static random access memory；SRAM)是用于许多集成电路应用中的一种半导体存储器类型，其使用双稳态锁存电路来储存每一个位。SRAM因其高速度、低功耗以及简单的操作而成为一种理想的存储器类型。术语静态与必须周期刷新的动态随机访问存储器(dynamic random access memory；DRAM)相区别。与DRAM不同，SRAM不需要定期刷新来保持所储存的数据。

典型的SRAM单元包括一对交叉耦接的反相器，该反相器保持所需数据位值(也就是，1或0)以及该值的互补。尽管SRAM是理想的存储器类型，但众所周知，如果未经适当设计及制造，SRAM单元于被访问时可能变得不稳定，此时所保持的位值可能切换。

SRAM单元具有三种不同的状态：待机、读以及写。为使该SRAM操作于读模式及写模式，它应当分别具有“可读性”及“写稳定性”。SRAM单元的可读性是在分配给信号开发(signal development)的特定时间内将所需信号幅度驱动到位线上的能力，且随该单元的读电流变化而变化。通常，写操作会限制SRAM中的周期时间。传统的写驱动器可具有写辅助，其在用于放电位线(BL)的路径中具有三个堆叠。在BL至该写驱动器的路径中的晶体管的数目越大，在写操作期间的BL下拉(pull down)会越慢。每条位线的单元数越高，与该位线关联的RC时间常数会更进一步恶化此问题。因此，针对高性能SRAM需要快速且有效的写驱动器。

发明内容

本文中的装置及方法提供与电荷泵集成的两堆叠写驱动器。在该两堆叠写驱动器中，主要通过两堆叠装置将位线拉至地(ground)。对于写辅助，有交替的两堆叠路径。这改进位线的下拉时间并实现高性能。

依据本文中的电路，该电路包括具有存储器单元及位线的存储器阵列。数字线通过写列选择晶体管与一列的该位线连接，从而仅访问选定位线。写驱动器与该数字线连接。写辅助电路与该写驱动器连接。该写辅助电路包括共同升压节点及负升压晶体管。该负升压晶体管自该数字线连接至该共同升压节点。在针对该存储器阵列的选定单元的写操作期间，该负升压晶体管将该存储器阵列的该选定单元的该数字线选择性拉至地。该写辅助电路可包括自第一数字线连接至该共同升压节点的第一负升压晶体管，自第二数字线连接至该共同升压节点的第二负升压晶体管，以及自该共同升压节点连接至地的保持晶体管。