[发明专利]利用埋置绝缘层作为栅极介电质的高压晶体管

说明书

本发明涉及利用埋置绝缘层作为栅极介电质的高压晶体管，通过使用SOI架构的埋置绝缘材料作为栅极介电材料，而可以位于该埋置绝缘层下方的掺杂半导体区的形式设置栅极电极材料，基于成熟的CMOS技术可形成高压晶体管。该高压晶体管可基于形成复杂全耗尽SOI晶体管的流程以高制程兼容性形成，其中，在一些示例实施例中，也可将该高压晶体管设为全耗尽晶体管配置。

技术领域

本披露通常涉及半导体装置及制造技术，以提供基于半导体或绝 缘体上硅(silicon-on-insulator；SOI)架构形成的晶体管元件。

背景技术

由于场效应晶体管的关键尺寸的持续缩小，在半导体装置的领域 已取得显着进步。在最近的发展中，在复杂平面装置架构中，晶体管 元件的关键尺寸已达到30纳米甚至更小，从而获得极高集成密度，并 因此提供在单个集成电路中集成越来越多功能的可能性。复杂场效应 晶体管的关键尺寸(例如栅极长度)的持续缩小通常涉及特定的挑战， 必须解决这些特定挑战以实现尺寸缩小的场效应晶体管的合适功能。 复杂场效应晶体管的栅极长度的持续缩小的这些负面影响的其中一些 涉及形成于栅极电极结构下方的导电沟道之间的电容耦合，其余晶体 管本体相对栅极电极结构的寄生电容，从而增加进入并穿过极薄栅极 介电材料的静态及动态漏电流，等等。例如，栅极电极结构至沟道区 的减小的电容耦合的问题已导致栅极介电材料的物理厚度持续缩小， 以增加电容耦合，另一方面，这可能显着促进进入并穿过该薄栅极介 电材料的漏电流增加。因此，已开发复杂材料系统及制造技术，以向 栅极介电材料中引入高k介电材料，从而使物理厚度适于保持漏电流 于可接受的水平，同时进一步减小由此形成的电性厚度或氧化物等同 厚度。

为了进一步增强高度微缩场效应晶体管的沟道区的总体可控性， 在最近的开发中，通过进一步降低沟道区中的掺杂物浓度可解决在具 有约30纳米及显着更小的长度的沟道区中不可避免的掺杂物波动问 题，从而也降低散射事件的概率，并因此增加沟道区中载流子的总体 速度。在此背景下，已意识到，全耗尽晶体管本体区(也就是沟道区 以及在其附近的任意区域在施加于栅极电极结构的0V下基本不包含迁 移载流子)可提供优越的晶体管性能，尤其是在总体沟道可控性方面。 通过使用极薄半导体材料以在其中实施沟道区(例如极薄硅材料、硅/ 锗材料等)，可实现全耗尽晶体管配置，从而结合此极薄半导体材料中 的无或极低掺杂物浓度获得所需的全耗尽状态。

而且，在至少一些态样中，通过使用SOI架构(也就是，在相应 主动半导体材料下方形成埋置绝缘材料的架构)也可增加晶体管性能。 因此，已在基于SOI架构所形成的全耗尽平面晶体管元件的基础上开 发复杂电路设计，其中，即使对于具有30纳米及显着更小的关键尺寸 的高度复杂晶体管元件，结合较低功耗也可实现晶体管的较高开关速 度。因此，甚至高度复杂的控制电路可实施于相应电路设计中，其中， 由于较低功耗，甚至复杂独立装置可具有任意此类复杂电路。

由于平面晶体管架构中的全耗尽晶体管配置基本上用以在单个半 导体芯片中实施高度复杂电路，因此相较用于小信号应用的复杂全耗 尽晶体管元件，也需要操作于较高电压的晶体管元件。也就是说，这 些复杂小信号晶体管通常操作于约2V甚至更小的供应电压，以减少静 态及动态漏电流并因此降低功耗，从而也提供减小相应栅极介电材料 的物理厚度的可能性，如上所述，即使使用复杂高k介电材料，也可 能需要减小相应栅极介电材料的物理厚度来保持所需程度的沟道可控 性。因此，当实施额外功能于集成电路芯片中时，例如，具有相应输 出级的射频(RF)组件、电荷泵或者可能必须操作于约5V以及显着更高的电压(例如10至50V及更高)的任意其它功率装置，相应的高压 晶体管必须实施于相应集成电路芯片的特定装置区域。尽管相应高压 晶体管可基本上依据独立的制造策略在独立的衬底上形成并可随后转 移至另一个衬底(其上承载有复杂小信号晶体管元件)，但结果表明， 此类制程策略仍可能显着影响总体制造成本并因此可能使此类方法不 太理想。