[发明专利]三维半导体存储器件及其制造方法

说明书

一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述外围电路区域中；以及电极结构，设置在所述单元阵列区域中。电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的上电极和上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。

相关申请的交叉引用

本申请要求2017年7月31日向韩国知识产权局递交的韩国专利申请10-2017-0097249的优先权，其公开整体合并于此以作参考。

技术领域

本发明构思的示例性实施例涉及三维半导体存储器件，并且更具体地，涉及集成密度增加且可靠性提高的三维半导体存储器件及其制造方法。

背景技术

半导体器件的集成度的增加可以降低半导体器件的制造成本并提高半导体器件的性能。由于二维或平面半导体器件的集成基本上由单元存储器单元占据的面积决定，因此集成很大程度上受精细图案形成技术水平的影响。然而，用于增加图案精细度的昂贵工艺设备对增加二维或平面半导体器件的集成度设置了实际限制。为了克服这种限制，可以利用包括三维布置的存储器单元的三维半导体存储器件。

发明内容

本发明构思的示例性实施例提供了一种具有高可靠性和高集成密度的三维半导体存储器件。

本发明构思的示例性实施例提供了一种制造具有提高的生产率的三维半导体存储器件的方法。

根据本发明构思的示例性实施例，一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述衬底的所述外围电路区域中；以及电极结构，设置在所述衬底的所述单元阵列区域中。所述电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域并覆盖所述外围栅极叠层。所述下绝缘层包括第一下绝缘层和第二下绝缘层，并且所述第一下绝缘层和所述第二下绝缘层顺序地堆叠。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。

根据本发明构思的示例性实施例，一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述衬底的所述外围电路区域中；以及电极结构，设置在所述衬底的所述单元阵列区域中。所述电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层的顶表面在所述单元阵列区域中比在所述外围电路区域中低。

根据本发明构思的示例性实施例，一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述衬底的所述外围电路区域中；以及电极结构，设置在所述衬底的所述单元阵列区域中。所述电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的多个上电极和多个上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第二下绝缘层包括在所述单元阵列区域中的第一部分和在所述外围电路区域中的第二部分，并且所述第二部分比所述第一部分薄。