[发明专利]一种PRACH基带信号生成的实现结构及实现方法

权利要求书

1.一种PRACH基带信号生成的实现结构，该结构为现场可编程门阵列FPGA结构，包括DFT实现结构和IDFT实现结构，其特征在于，DFT实现结构包括只读存储器ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，ROM1的输出端分别与相位一索引号计算模块和ROM3的输入端连接，加法器一的输入为相位一索引号计算模块和相位二索引号计算模块的输出，加法器一的输出端与求模模块的输入端连接，求模模块的输出端与ROM2的输入端连接，乘法器的输入为ROM2和ROM3的输出；只读存储器ROM1、ROM2和ROM3的输入均为读地址；

ROM1用于存储1/umodN_ZC的值，ROM2用于存储的值，ROM3用于存储X_u(0)的值，其中，u为ROM1的输入，N_ZC为ZC序列的长度，

相位一索引号计算模块用于计算z(k)序列的相位索引号；相位二索引号计算模块的输入为计算前导时的时域偏移量C_v，用于计算序列的相位索引号，其中，相位索引号是指公式中的θ，求模模块用于对N_ZC求模；

IDFT实现结构包括使能模块、只读存储器次ROM1和次ROM2、次相位一索引号计算模块、次相位二索引号计算模块、次乘法器一、IFFT运算模块和次乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，次相位一索引号计算模块的输出端与次ROM1的输入端连接，次相位二索引号计算模块的输出端与次ROM2的输入端连接，次乘法器一的输入为使能模块的输出和次ROM1的输出，次乘法器一的输出端与IFFT运算模块的输入端连接，次乘法器二的输入为IFFT的输出和次ROM2的输出；RAM、次ROM1和次ROM2的输入均为读地址；

使能模块中的计数器2表示0到N_ZC-1周期计数，RAM用于存储ZC序列经傅里叶变换DFT后的数据，使能模块在输入信号为1时执行，输入信号为0时不执行且输出为0，其中，N_ZC为ZC序列的长度；

次ROM1用于存储的值，次ROM2用于存储的值，其中，N为IDFT的长度，N′为每个子IDFT的长度，N′＝2^c，a＝0,1,2,...,N-1，b＝0,1,2,...,N′-1；当N＝24576时，c＝10，当N＝4096时，c＝8；

次相位一索引号计算模块用于计算复指数序列的相位索引号，次相位二索引号计算模块用于计算序列的相位索引号，其中，k＝0,1,2,...,N′-1，p＝0,1,2,...,N/N′-1，m′＝0,1,2,...,N′-1，N_CP为循环前缀点数，为资源块中随机接入前导的频域位置，K为随机接入前导与上行数据之间的子载波间隔差别，k₀为PRACH占用的RB起始位置；

IFFT运算模块用于对次乘法器一的输出y_p(k)进行处理得到的值。

2.根据权利要求1所述的一种PRACH基带信号生成的实现结构，其特征在于，DFT实现结构的相位一索引号计算模块包括相位索引号差计算子模块、初始相位索引号计算子模块、加法器二和相位索引号计算子模块，相位索引号差计算子模块和初始相位索引号计算子模块的输入均为ROM1的输出，加法器二的输入为相位索引号差计算子模块和初始相位索引号计算子模块的输出，加法器二的输出端与相位索引号计算子模块的输入端连接；

相位索引号差计算子模块用于计算zz(k)序列的相位索引号差，初始相位索引号计算子模块用于计算zz(k)序列的相位索引号初始值，相位索引号计算子模块用于对加法器二的输出进行处理得到z(k)序列的相位索引号，其中，

3.根据权利要求2所述的一种PRACH基带信号生成的实现结构，其特征在于，DFT实现结构的求模模块包括减法器、判断器和选择器，选择器有三个输入端，减法器的输出端与判断器的输入端连接，判断器的输出端与选择器的顶端输入端连接，选择器的第一个数输入和第二个数输入分别为减法器的输出和减法器的输入；

减法器用于将其输入值减去N_ZC；判断器用于判断减法器的输出是否大于等于0，是则输出为1，否则输出为0；选择器的顶端输入为1时输出第一个数，为0时输出第二个数。