[发明专利]面向多应用PON的FPGA收发器的单芯片ONU

权利要求书

1.一种面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，包括：

MAC模块、与所述MAC模块通信连接的物理接口模块、及与所述物理接口模块通信连接的收发器模块，

发送方向上MAC模块进行成帧处理，对用户待发送数据包添加前导码与检验和，传输给所述物理接口模块根据线路编码格式进行字符集转换，进行突发缓存，传输给所述收发器模块进行并串转换；

接收方向上通过收发器模块将接收到的数据进行串并转换，传输给所述物理接口模块进行数据重对齐并控制字符删除，传输给MAC模块通过其接收通道过滤并解析出有效数据；

所述物理接口模块在发送方向上根据帧结构要求添加同步对齐符、帧头符、帧尾符、无效空闲符，包头指示信号拉高或发送头域状态下tx_rdy均拉低限制数据进入，此阶段内发送填充头部，若为发送上行时隙起始时刻则先发送同步对齐符，再发送帧头符；若不是上行起始时刻仅发送帧头符；

在接收方向上移除发送方向添加的控制字符集，还原头尾标识。

2.根据权利要求1所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，所述ONU的RS层合并到MAC层。

3.根据权利要求1所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，所述MAC模块的数据帧处理采用双先进先出缓存架构，其中一个为数据FIFO用于缓存数据，另一个为信息FIFO用于写侧和读侧信息传递；发送方向上，所述MAC模块的缓存完整数据包后，依次发送前导码、负载以及FCS；接收方向上所述MAC模块过滤并解析出有效数据包括：首先检测前导码的CRC值，若不为全1则丢弃该帧，进一步检测LLID和长度标识位数值，若LLID不符合时隙要求则丢弃该帧，若正确则缓存完整帧并检测FCS，当所有检测条件满足，则输出有效数据包。

4.根据权利要求3所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，丢弃帧通过拉低输出数据包的有效指示信号实现；

所述MAC模块还包括：

事件统计单元：轮询输出帧发送和接收过程中的处理结果计数值。

5.根据权利要求3所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，发送方向上所述MAC模块先缓存完整数据包以检测长度是否符合用户包长度要求，若过短则丢弃，若过长则截断为最长包；

写侧将包头包尾标识位以及数据一并写入数据FIFO，同时进行信息提取和校验计算，接收完整数据包或长度达到上限后，写入信息FIFO；

读侧检测到信息FIFO非空则启动发送控制状态机：初始状态为空闲状态，当检测到信息FIFO非空，则于两个时钟周期后进入发送前导码状态进行发送前导码，前导码计数器计数完成后进入发送数据状态进行读取数据FIFO，若读侧出现包尾标识位则进入发送帧尾校验域状态发送校验和。

6.根据权利要求5所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，用户数据包括大小设置为19-379个32bit位宽数据，过短丢弃，过长则截断发送前379个数据，所述前导码包括：信息头、以及检验和，帧开始第一个数据为信息位，包含帧长度标识位和无效字节数，以及LLID信息，前导码校验与FCS采用CRC32算法，其生成多项式为：G(x)＝x³²+x²⁶+x²³+x²²+x¹⁶+x¹²+x¹¹+x¹⁰+x⁸+x⁷+x⁵+x⁴+x²+x¹+1，CRC32采用并行结构设计，每个时钟周期完成一个32bit位宽数据的CRC值计算，下一个周期内，将上一拍CRC值作为计算初值继续计算，依次类推计算到帧尾。