[发明专利]驱动电路、显示面板及显示装置

权利要求书

1.一种驱动电路，其特征在于，包括多个级联的移位寄存器，所述移位寄存器包括上拉控制单元、下拉控制单元、上拉输出单元、下拉输出单元和移位寄存器输出端，其中，

所述上拉控制单元，与所述上拉输出单元电连接，所述上拉控制单元的控制端输入第一时钟信号，所述上拉控制单元的第一端输入第一信号，所述上拉控制单元的第二端电连接所述上拉输出单元的控制端；

所述下拉控制单元，与所述下拉输出单元电连接，所述下拉控制单元的控制端输入第二时钟信号，所述下拉控制单元的第一端连接到所述下拉控制单元的控制端，所述下拉控制单元的第二端电连接所述下拉输出单元的控制端；

所述上拉输出单元的第一端输入第二信号，所述上拉输出单元的第二端连接到所述移位寄存器输出端，所述上拉输出单元的控制端接收有效电平后，向所述移位寄存器输出端输出所述第二信号；

所述下拉输出单元的第一端输入第三信号，所述下拉输出单元的第二端连接到所述移位寄存器输出端，所述下拉输出单元的控制端接收有效电平后，向所述移位寄存器输出端输出所述第三信号；

在工作阶段，所述上拉输出单元的控制端接收有效电平；

在复位阶段，所述下拉输出单元的控制端接收有效电平，所述第二时钟信号仅在复位阶段提供有效电平。

2.根据权利要求1所述的驱动电路，其特征在于，

所述下拉控制单元包括第一晶体管，所述第一晶体管的栅极输入所述第二时钟信号，所述第一晶体管的第一端连接到所述第一晶体管的栅极，所述第一晶体管的第二端连接所述下拉输出单元的控制端；

在复位阶段，所述第二时钟信号控制所述第一晶体管导通，同时向所述第一晶体管的第一端输入所述第二时钟信号。

3.根据权利要求1所述的驱动电路，其特征在于，

所述上拉输出单元包括第二晶体管和第一电容，其中，所述第二晶体管的栅极为所述上拉输出单元的控制端，所述第二晶体管的第一端输入所述第二信号，所述第二晶体管的第二端为所述上拉输出单元的第二端，所述第一电容的第一极连接所述第二晶体管的栅极，所述第一电容的第二极连接所述第二晶体管的第二端；

所述下拉输出单元包括第三晶体管和第二电容，其中，所述第三晶体管的栅极为所述下拉输出单元的控制端，所述第三晶体管的第一端输入所述第三信号，所述第三晶体管的第二端为所述下拉输出单元的第二端，所述第二电容的第一极连接所述第三晶体管的栅极，所述第二电容的第二极连接所述第三晶体管的第一端。

4.根据权利要求1所述的驱动电路，其特征在于，

所述上拉控制单元包括第四晶体管，所述第四晶体管的栅极输入所述第一时钟信号，所述第四晶体管的第一端输入所述第一信号，所述第四晶体管的第二端连接所述上拉输出单元的控制端。

5.根据权利要求1所述的驱动电路，其特征在于，所述移位寄存器还包括：第一节点电位控制单元和第二节点电位控制单元，

所述第一节点电位控制单元的控制端电连接所述上拉控制单元的第一端或者所述上拉控制单元的第二端，所述第一节点电位控制单元的第一端输入所述第三信号，所述第一节点电位控制单元的第二端电连接所述下拉输出单元的控制端；

所述第二节点电位控制单元的控制端电连接所述下拉控制单元的第二端，所述第二节点电位控制单元的第一端输入所述第三信号，所述第二节点电位控制单元的第二端电连接所述上拉输出单元的控制端；

在工作阶段，所述第一节点电位控制单元向所述下拉输出单元的控制端输出无效电平；

在复位阶段，所述第二节点电位控制单元向所述上拉输出单元的控制端输出无效电平。

6.根据权利要求5所述的驱动电路，其特征在于，

所述第一节点电位控制单元包括第五晶体管，所述第五晶体管的栅极电连接所述上拉控制单元的第一端或者所述上拉控制单元的第二端，所述第五晶体管的第一端输入所述第三信号，所述第五晶体管的第二端电连接所述下拉输出单元的控制端；

所述第二节点电位控制单元包括第六晶体管，所述第六晶体管的栅极电连接所述下拉控制单元的第二端，所述第六晶体管的第一端输入所述第三信号，所述第六晶体管的第二端电连接所述上拉输出单元的控制端。