[发明专利]存储元件及其制造方法

说明书

一种存储元件及其制造方法。存储元件包括基底、第一电路结构、多个第一导电柱、第二电路结构以及多个第二导电柱。第一电路结构设置于基底上。多个第一导电柱设置于第一电路结构中且沿第一方向排列，多个第一导电柱自第一电路结构的上层延伸至基底。第二电路结构设置于第一电路结构上。多个第二导电柱设置于第二电路结构中且沿第一方向排列，多个第二导电柱自第二电路结构的上层延伸至第一电路结构，且每一多个第二导电柱分别电性连接至每一多个第一导电柱。

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。

背景技术

随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储元件尺寸变得更小而且集成度更高。因此，存储元件的型态已从平面型栅极(planar gate)结构的二维存储元件(2D memory device)发展到具有垂直通道(vertical channel，VC)结构的三维存储元件(3Dmemory device)。

然而，随着三维存储元件的集成度提高，在存储元件的制造过程中，需要在存储元件的叠层结构中形成高高宽比的沟道并且于沟道中填入导电材料，这会对叠层结构造成应力，进而导致沟道以及沟道附近的元件产生形变，而形变将可能导致下层结构与上层结构之间的对准问题，或导致叠层结构与后段工艺(BEOL)配线的错误连接及/或造成后段工艺配线的错误对准。因此，如何改善高高宽比的沟道所导致存储元件的结构产生形变是目前有待解决的问题。

发明内容

本发明提供一种存储元件及其制造方法，其可改善高高宽比的沟道所导致存储元件的结构产生形变的问题。

本发明提供一种存储元件，包括：基底、第一电路结构、多个第一导电柱、第二电路结构以及多个第二导电柱。第一电路结构设置于基底上。多个第一导电柱设置于第一电路结构中且沿第一方向排列，其中多个第一导电柱自第一电路结构的上层延伸至基底。第二电路结构设置于第一电路结构上。多个第二导电柱设置于第二电路结构中且沿第一方向排列，其中多个第二导电柱自第二电路结构的上层延伸至第一电路结构，且每一多个第二导电柱分别电性连接至每一多个第一导电柱。

在本发明的一些实施例中，多个第一导电柱以及多个第二导电柱的截面形状包括圆形、椭圆形、方形、多边形或其组合。

在本发明的一些实施例中，多个第一导电柱的截面沿第二方向具有第一宽度，第一方向与第二方向互相垂直，且多个第一导电柱的高度与第一宽度的比值介于15至28之间。

在本发明的一些实施例中，多个第二导电柱的截面沿第二方向具有第二宽度，第一方向与第二方向互相垂直，且多个第二导电柱的高度与第二宽度的比值介于15至28之间。

在本发明的一些实施例中，相邻两个第一导电柱之间以及相邻两个第二导电柱之间在第一方向上的间隔分别大于或等于750纳米。

在本发明的一些实施例中，第一电路结构以及第二电路结构分别包括多个第一存储器柱以及多个第二存储器柱，且每一多个第一存储器柱分别电性连接至每一多个第二存储器柱。

本发明提供一种存储元件的制造方法，包括以下步骤。形成第一电路结构于基底上。形成多个第一导电柱于第一电路结构中，其中多个第一导电柱沿第一方向排列且自第一电路结构的上层延伸至基底。形成第二电路结构于第一电路结构上。形成多个第二导电柱于第二电路结构中，其中多个第二导电柱沿第一方向排列且自第二电路结构的上层延伸至第一电路结构，且每一多个第二导电柱分别电性连接至每一多个第一导电柱。

在本发明的一些实施例中，存储元件的制造方法的步骤更包括以下步骤。形成多个第一沟道于第一电路结构中，其中多个第一沟道沿第二方向排列且暴露基底的一部分，第一方向与第二方向互相垂直。形成第一介电层填满多个第一沟道，其中多个第一导电柱是形成于填满第一介电层的多个第一沟道中。