[发明专利]具有增强的栅极接触件和阈值电压的栅极结构及其方法

说明书

该半导体结构包括具有第一区和与第一区相邻的第二区的半导体衬底；形成在第一区内的半导体衬底上的第一鳍；设置在第二区内的半导体衬底上的第一浅沟槽隔离(STI)部件；以及第一栅极堆叠件，包括直接设置在第一区内的第一鳍上的第一区段和延伸至第二区内的第一STI部件的第二区段。第一栅极堆叠件的第二区段包括依次堆叠的低电阻金属(LRM)层、第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层。第一区内的第一栅极堆叠件的第一区段没有LRM层。本发明实施例涉及具有增强的栅极接触件和阈值电压的栅极结构及其方法。

技术领域

本发明实施例涉及具有增强的栅极接触件和阈值电压的栅极结构及其方法。

背景技术

集成电路形成在半导体衬底上并且包括配置并一起连接至功能电路的诸如晶体管、二极管和/或电阻器的各种器件。特别地，集成电路还包括诸如金属氧化物半导体FET(MOSFET)或互补MOSFET的场效应晶体管，其中，每个包括用于控制相应FET的沟道区的栅电极。当通过各种技术节点按比例缩小诸如MOSFET的半导体器件时，采用高k介电材料和金属来形成栅极堆叠件。然而，在形成用于n型MOS(nMOS)晶体管和p型MOS(pMOS)晶体管的金属栅极堆叠件的方法中，当为了该目的而集成该工艺和材料时可能出现各种问题。例如，当使用填充金属来形成金属栅极时，可能无意中增加晶体管的阈值电压。此外，金属栅极的不均匀性导致器件性能变化。因此，为了在相同的衬底中制造各个器件，制造成本、材料集成度和器件性能(诸如晶体管阈值电压和接触电阻)都是要考虑的因素。因此，期望具有新的器件结构以及制造该器件结构的方法来解决以上关于增强的电路性能的问题。

发明内容

根据本发明的一些实施例，提供了一种半导体结构，包括：半导体衬底，具有第一区和与所述第一区相邻的第二区；第一鳍，形成在所述第一区内的所述半导体衬底上；第一浅沟槽隔离(STI)部件，设置在所述第二区内的所述半导体衬底上；以及第一栅极堆叠件，包括直接设置在所述第一区内的所述第一鳍上的第一区段和延伸至所述第二区内的所述第一浅沟槽隔离部件的第二区段，其中，所述第一栅极堆叠件的第二区段包括依次堆叠的低电阻金属(LRM)层，第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层，其中，所述第一区内的所述第一栅极堆叠件的第一区段没有所述低电阻金属层。

根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底，具有第一区和第二区；第一鳍，设置在所述第一区内的所述半导体衬底上，以及第二鳍，设置在所述第二区内的所述半导体衬底上；第一栅极堆叠件，直接设置在所述第一鳍上，其中，所述第一栅极堆叠件依次包括低电阻金属(LRM)、第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层；以及第二栅极堆叠件，直接设置在所述第二鳍上，其中，所述第二栅极堆叠件没有所述低电阻金属并且包括所述第一氮化钽钛层、氮化钛铝层，其中，所述低电阻金属包括钨、铜、铝和铜铝合金中的至少一种。

根据本发明的又一些实施例，还提供了一种形成半导体结构的方法，包括：在半导体衬底中形成隔离部件，从而限定第一区中的第一鳍和第二区中的第二鳍；在所述第一鳍上形成第一伪栅极堆叠件，并且在所述第二鳍上形成第二伪栅极堆叠件；在所述衬底上沉积层间介电(ILD)层；通过蚀刻工艺去除所述第一伪栅极堆叠件和所述第二伪栅极堆叠件，从而在所述层间介电层中产生第一栅极沟槽和第二栅极沟槽；在所述第一栅极沟槽和所述第二栅极沟槽中沉积第一氮化钽钛层；在所述第一氮化钽钛层上沉积氮化钛铝层以填充所述第一栅极沟槽和所述第二栅极沟槽；形成图案化的掩模以覆盖所述第二区并暴露所述第一区；对所述第一栅极沟槽中的氮化钛铝层实施蚀刻工艺；在所述第一栅极沟槽中沉积第二氮化钽钛层；以及在所述第一栅极沟槽中填充低电阻金属。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1A是在一个实施例中根据本发明的各个方面构造的半导体器件结构的顶视图。