[发明专利]FPGA硬件抽象层

权利要求书

1.一种FPGA硬件抽象系统，其特征在于，所述FPGA硬件抽象系统包括FPGA硬件抽象层，FPGA硬件抽象层应用于报文数据发送场景，包括组件接口适配模块、预存波形组件发送数据的目的逻辑地址与物理地址映射关系的LD-PD配置模块、报文发送封装模块、总线接口适配模块以及总线发送仲裁模块；

所述组件接口适配模块与上层的波形组件以及报文发送封装模块连接，所述LD-PD配置模块与所述报文发送封装模块连接，所述报文发送封装模块与所述总线接口适配模块连接，所述总线接口适配模块与底层的总线驱动连接，所述报文发送封装模块通过所述总线发送仲裁模块与所述总线接口适配模块连接；

当波形组件有报文数据需要发送时，报文数据通过所述组件接口适配模块进入所述报文发送封装模块，所述报文发送封装模块根据所述报文数据携带的目的逻辑地址查询所述LD-PD配置模块中的目的逻辑地址与物理地址映射关系，判断所述报文数据达到的目的波形组件为本地或为远端，当为本地时，发送所述报文数据至组件接口适配模块，由所述组件接口适配模块发送所述报文数据至目的波形组件；当为远端时，所述报文发送封装模块将所述报文数据封装为硬件抽象层报文，将所述硬件抽象层报文以及所述报文数据对应的物理地址发送至所述总线接口适配模块，由所述总线接口适配模块将所述硬件抽象层报文发送至所述物理地址对应的总线驱动；

所述报文发送封装模块将所述硬件抽象层报文以及所述报文数据对应的物理地址发送至所述总线发送仲裁模块，所述总线发送仲裁模块查询所述物理地址对应的总线驱动是否空闲，若空闲，则通过总线接口适配模块将所述硬件抽象层报文发送至所述对应的总线驱动。

2.根据权利要求1所述的FPGA硬件抽象系统，其特征在于，所述总线发送仲裁模块具有N个输入端口以及M个输出端口。

3.根据权利要求1所述的FPGA硬件抽象系统，其特征在于，若所述总线发送仲裁模块查询所述物理地址对应的总线驱动不空闲，则根据数据发送优先级队列等待处理，当到达处理时刻时，通过所述总线接口适配模块将所述硬件抽象层报文发送至所述物理地址对应的总线驱动。

4.根据权利要求3所述的FPGA硬件抽象系统，其特征在于，所述根据数据发送优先级队列等待处理，包括：

当当前所述硬件抽象层报文在数据发送优先级队列中优先级最高时，打断所述对应的总线驱动中当前传输。

5.根据权利要求1所述的FPGA硬件抽象系统，其特征在于，所述组件接口适配模块加载有波形组件接口规范、且定义有波形组件的统一接口时序。

6.根据权利要求5所述的FPGA硬件抽象系统，其特征在于，所述总线接口适配模块加载有总线驱动接口规范、且定义有总线驱动的统一接口时序。

7.根据权利要求1所述的FPGA硬件抽象系统，其特征在于，所述目的逻辑地址与物理地址映射关系以映射关系列表的形式存储。

8.一种FPGA硬件抽象系统，其特征在于，所述FPGA硬件抽象系统包括FPGA硬件抽象层，FPGA硬件抽象层应用于报文数据发送场景，包括组件接口适配模块、预存波形组件发送数据的目的逻辑地址与物理地址映射关系的LD-PD配置模块、报文发送封装模块、总线发送仲裁模块、组件接收仲裁模块、报文接收解析模块以及总线接口适配模块；

所述组件接口适配模块与上层的波形组件、报文发送封装模块以及组件接收仲裁模块连接，所述LD-PD配置模块与所述报文发送封装模块以及报文接收解析模块连接，所述报文发送封装模块与总线发送仲裁模块以及组件接收仲裁模块连接，所述总线发送仲裁模块以及所述报文接收解析模块与所述总线接口适配模块连接，所述总线接口适配模块与底层的总线驱动连接；

当波形组件有报文数据需要发送时，报文数据通过所述组件接口适配模块进入所述报文发送封装模块，所述报文发送封装模块根据所述报文数据携带的目的逻辑地址查询所述LD-PD配置模块中的目的逻辑地址与物理地址映射关系，判断所述报文数据达到的目的波形组件为本地或为远端，当为本地时，发送所述报文数据至所述组件接口适配模块，由所述组件接口适配模块发送所述报文数据至所述目的波形组件；当为远端时，所述报文发送封装模块将所述报文数据封装为硬件抽象层报文，将所述硬件抽象层报文以及所述报文数据对应的物理地址发送至所述总线发送仲裁模块，若所述物理地址对应的总线驱动空闲，则由总线接口适配模块将所述硬件抽象层报文发送至所述对应的总线驱动；

当波形组件接收远端发送的报文数据时，通过所述总线接口适配模块进入报文接收解析模块，所述报文接收解析模块从接收到的报文数据中解析出目的逻辑地址和数据，将解析出的目的逻辑地址和数据发送至组件接收仲裁模块，所述组件接收仲裁模块根据所述目的逻辑地址确定接收该报文数据的目的波形组件，若检测所述组件接口适配模块中所述目的波形组件对应的接收端口空闲，则由所述组件接口适配模块将解析出的数据发送至所述目的波形组件。