[发明专利]一种非易失性存储器单元、阵列及制备方法有效

专利信息
申请号: 201810796535.2 申请日: 2018-07-19
公开(公告)号: CN110739313B 公开(公告)日: 2022-07-19
发明(设计)人: 陈耿川 申请(专利权)人: 合肥晶合集成电路股份有限公司
主分类号: H01L27/11521 分类号: H01L27/11521
代理公司: 上海光华专利事务所(普通合伙) 31219 代理人: 刘星
地址: 230012 安徽省合肥*** 国省代码: 安徽;34
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摘要:
搜索关键词: 一种 非易失性存储器 单元 阵列 制备 方法
【权利要求书】:

1.一种非易失性存储器单元,其特征在于,包括:

一衬底;

一栅极结构,形成于所述衬底上,所述栅极结构自下而上依次包括第一栅介质层、第一导电层、第二栅介质层及第二导电层;

一源极区域,形成于所述衬底中,所述源极区域包括一N型重掺杂源区及一N型浅掺杂源区,所述N型浅掺杂源区连接于所述N型重掺杂源区两端,并水平延伸至所述栅极结构下方,与所述栅极结构部分交迭;

一漏极区域,形成于所述衬底中,所述漏极区域包括一N型掺杂漏区及一形成于所述N型掺杂漏区中的P型重掺杂漏区;其中,所述源极区域与所述漏极区域分别位于所述栅极结构的两端,且所述N型掺杂漏区及所述P型重掺杂漏区均水平延伸至所述栅极结构下方,与所述栅极结构部分交迭;

一层间介质层,形成于所述衬底上并覆盖所述栅极结构;

一金属位线,形成于所述层间介质层上;

至少一个接触插塞,形成于所述层间介质层中,所述接触插塞的顶端与所述金属位线连接,所述接触插塞的底端与所述漏极区域连接。

2.根据权利要求1所述的非易失性存储器单元,其特征在于:所述非易失性存储器单元还包括一侧墙结构,所述侧墙结构形成于所述栅极结构两侧。

3.根据权利要求1所述的非易失性存储器单元,其特征在于:所非易失性存储器单元还包括一硅化物层,所述硅化物层分布于所述第二导电层表面、所述P型重掺杂漏区表面及所述N型重掺杂源区表面。

4.根据权利要求1所述的非易失性存储器单元,其特征在于:所述衬底为P型掺杂衬底。

5.根据权利要求1所述的非易失性存储器单元,其特征在于:所述衬底为三阱结构,包括形成于衬底中的N阱及形成于所述N阱中的P阱。

6.根据权利要求1所述的非易失性存储器单元,其特征在于:所述第一栅介质层的厚度范围是7nm~15nm,所述第一导电层的厚度范围是30nm~200nm,所述第二导电层的厚度范围是80nm~250nm。

7.根据权利要求1所述的非易失性存储器单元,其特征在于:所述第一栅介质层的材质包括氧化物及氧氮化物中的任意一种,所述第二栅介质层的材质包括氧化物及氮化物中的任意一种,或者所述第二栅介质层自下而上依次包括第一氧化物层、氮化物层及第二氧化物层,所述第一氧化物层的厚度范围是3nm~7nm,所述氮化物层的厚度范围是4nm~8nm,所述第二氧化物层的厚度范围是3nm~7nm。

8.根据权利要求1所述的非易失性存储器单元,其特征在于:所述第一导电层的材质包括N型多晶硅,所述第二导电层的材质包括N型多晶硅。

9.根据权利要求1所述的非易失性存储器单元,其特征在于:所述N型掺杂漏区的掺杂剂量范围是1E13cm-2~9E14cm-2,所述P型重掺杂漏区的掺杂剂量范围是1E15cm-2~8E15cm-2,所述N型重掺杂源区的掺杂剂量范围是1E15cm-2~9E16cm-2

10.一种非易失性存储器阵列,其特征在于:所述非易失性存储器阵列包括权利要求1至权利要求9中任意一项所述非易失性存储器单元。

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