[发明专利]用于多线接口的实体层电路

权利要求书

1.一种实体层电路，其特征在于，所述实体层电路包含：

四个信号接垫；

一四信号实体媒介附加子层PMA，耦接于该四个信号接垫，包含：

一四信号终端电路，耦接于该四个信号接垫；

一第一差动放大器，耦接于一第一信号接垫与一第二信号接垫，用于接收该第一信号接垫与该第二信号接垫上的信号，据此输出一第一差动信号；

一第二差动放大器，耦接于该第一信号接垫与一第三信号接垫，用于接收该第一信号接垫与该第三信号接垫上的信号，据此输出一第二差动信号；

一第三差动放大器，耦接于两个开关，选择性地耦接于该第二信号接垫与该第三信号接垫或该第三信号接垫与一第四信号接垫，用于接收该第二信号接垫与该第三信号接垫上的信号，或者是该第三信号接垫与该第四信号接垫上的信号，据此输出一第三差动信号；

一第一信号处理区块，耦接于该第一差动放大器，用于当该四信号PMA操作于一第一实体层模式中时，处理该第一差动信号；

一第二信号处理区块，耦接于第一、第二与第三差动放大器，用于当该四信号PMA操作于一第二实体层模式中时，处理第一、第二与第三差动信号；以及

一第三信号处理区块，耦接于该第三差动放大器，用于当该四信号PMA操作于该第一实体层模式中时，处理该第三差动信号。

2.根据权利要求1所述的实体层电路，其特征在于，

该第一信号处理区块包含：

一第一取样与保持电路，耦接于该第一差动放大器，并在该第一实体层模式中，用于根据该第一差动信号，输出一第一序列数据信号与一第一序列时脉信号；

该第三信号处理区块包含：

一第二取样与保持电路，耦接于该第三差动放大器，并在该第一实体层模式中，用于根据该第三差动信号，输出一第二序列数据信号与一第二序列时脉信号；

该第二信号处理区块包含：

一时脉与数据回复CDR电路，耦接于该第一、第二与第三差动放大器，用于在该第二实体层模式中，根据该第一、第二与第三差动信号，输出一组第三序列数据信号与一第三序列时脉信号。

3.根据权利要求2所述的实体层电路，其特征在于，该第一信号处理区块还包含：

一第一解序列器，耦接于该第一取样与保持电路，用于在该第一实体层模式中，根据该第一序列时脉信号，解序列化该第一序列数据信号，从而输出一第一解序列化后数据信号，以及一第一解序列化后时脉信号；

该第三信号处理区块还包含：

一第三解序列器，耦接于该第二取样与保持电路，用于在该第一实体层模式中，根据该第二序列时脉信号，解序列化该第二序列数据信号，从而输出一第二解序列化后数据信号，以及一第二解序列化后时脉信号；以及

该第二信号处理区块还包含：

一第二解序列器，耦接于该CDR电路，用于在该第二实体层模式中，根据该第三序列时脉信号，解序列化该组第三序列数据信号，从而输出一组第三解序列化后数据信号，以及一第三解序列化后时脉信号；以及

一解码处理器，耦接于该第二解序列器，用于在该第二实体层模式中，解码该组第三解序列化后数据信号。

4.根据权利要求2所述的实体层电路，其特征在于，该第二信号处理区块还包含：

一解序列器，耦接于该CDR电路，用于：

在该第一实体层模式中，根据该序列时脉信号，解序列化该第一序列数据信号与该第二序列数据信号，从而输出一第一解序列化后数据信号、一第二解序列化后数据信号，以及一解序列化后时脉信号；以及

在该第二实体层模式中，根据该第三序列时脉信号，解序列化该组第三序列数据信号，从而输出一组第三解序列化后数据信号，以及一第三解序列化后时脉信号；以及

一解码处理器，耦接于该解序列器，用于在该第二实体层模式中，解码该组第三解序列化后数据信号。

5.根据权利要求1所述的实体层电路，其特征在于，所述实体层电路还包含：

N个信号接垫包含至少该四个信号接垫；以及

M个屏蔽接垫包含至少一屏蔽接垫耦接于该四信号PMA；

其中该至少一屏蔽接垫位于该四个信号接垫中的该第二与该第三信号接垫之间，且M与N为正整数。