[发明专利]逻辑闸阶层验证方法以及验证系统

说明书

本发明提出一种逻辑闸阶层验证方法以及验证系统。逻辑闸阶层验证方法包括：依据时序约束设定取得在逻辑闸阶层模型中的多个未经约束路径；对所述多个未经约束路径执行延迟时间设定；以及对逻辑闸阶层模型执行逻辑闸阶层模拟，以判断所述多个未经约束路径的至少其中之一是否为对应于真实路径。因此，本发明的逻辑闸阶层验证方法以及验证系统可有效验证逻辑闸阶层模型。

技术领域

本发明是有关于一种IC设计验证技术，且特别是有关于一种逻辑闸阶层验证方法以及验证系统。

背景技术

一般而言，在传统的集成电路设计中，设计者将依序执行寄存器传输级(RegisterTransfer Level,RTL)设计、寄存器传输级模拟、逻辑闸阶层合成(Gate levelsynthesis)、实体合成流程(Physical Synthesis)以及集成电路布局(Layout)，并且在集成电路布局完成之后，可能才会进行布局后逻辑闸阶层模拟(Post Gsim)，以对集成电路进行约束(Constraint)验证。然而，集成电路布局往往需花费几个月以上的时间，导致若集成电路的约束验证失败时，则需要重新进行逻辑闸阶层合成，并且再多花费几个月以上的时间来重新进行集成电路布局。换言之，传统的集成电路设计的修正需花费大量的人力、时间以及费用，因此导致集成电路设计的成本增加。有鉴于此，以下将提出几个实施例的解决方案。

发明内容

有鉴于此，本发明提供一种逻辑闸阶层验证方法以及验证系统可自动判断在逻辑闸阶层模型中的多个未经约束路径是否包括真实路径，以有效验证逻辑闸阶层模型。

本发明的一实施例提供一种逻辑闸阶层验证方法。所述逻辑闸阶层验证方法包括以下步骤：依据时序约束设定取得在逻辑闸阶层模型中的多个未经约束路径；对所述多个未经约束路径执行延迟时间设定；以及对逻辑闸阶层模型执行逻辑闸阶层模拟，以判断所述多个未经约束路径的至少其中之一是否为对应于真实路径。

从另一观点来看，本发明提出一种验证系统。所述验证系统包括特定约束模块以及逻辑闸阶层模拟模块。特定约束模块用以依据时序约束设定取得在逻辑闸阶层模型中对应于多个未经约束路径，并且对所述多个未经约束路径执行延迟时间设定。逻辑闸阶层模拟模块耦接特定约束模块。逻辑闸阶层模拟模块用以对逻辑闸阶层模型执行逻辑闸阶层模拟，以判断所述多个未经约束路径的至少其中之一是否为对应于真实路径。

基于上述，本发明的逻辑闸阶层验证方法以及验证系统可对于在逻辑闸阶层模型中的多个未经约束路径的每一个执行延迟时间设定，以使当进行逻辑闸阶层模拟时，存在于所述多个未经约束路径中的真实路径可被准确地判断出来。因此，本发明的逻辑闸阶层验证方法以及验证系统可有效验证逻辑闸阶层模型。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的一实施例的验证系统的示意图；

图2是依照本发明的一实施例的逻辑闸阶层验证方法的流程图；

图3是依照本发明的另一实施例的验证系统的示意图；

图4A是依照本发明的一实施例的经约束路径的示意图；

图4B是依照本发明的一实施例的未经约束路径的示意图；

图5是依照本发明的另一实施例的逻辑闸阶层验证方法的流程图。

附图标号说明：

100、300：验证系统；

110、310：特定约束模块；

120、320：逻辑闸阶层模拟模块；

330：时序约束模块；

340：静态时序分析模块；