[发明专利]形成栅极接触点的导电间隔物的方法以及所得装置

说明书

本发明涉及形成栅极接触点的导电间隔物的方法以及所得装置，其中，一种方法包括在半导体衬底的第一区域上方形成第一栅极结构。邻近该第一栅极结构形成第一侧壁间隔物。凹入该第一栅极结构及该第一侧壁间隔物，以定义第一栅极接触空腔。在该第一栅极接触空腔中形成第二侧壁间隔物。在该第一栅极接触空腔中形成第一导电栅极接触点。移除该第二侧壁间隔物，以定义第一间隔物空腔。在该第一间隔物空腔中形成导电材料，以形成接触该第一导电栅极接触点的第一导电间隔物。

技术领域

本揭示内容通常涉及集成电路的制造，尤其涉及形成栅极接触点的导电间隔物的各种方法以及所得装置。

背景技术

在例如微处理器、储存装置等当前的集成电路中，在有限的芯片面积上设置并运行有大量的电路元件，尤其是场效应晶体管(field effect transistor；FET)。FET具有各种不同的配置，例如平面装置、FinFET装置、纳米线装置等。这些FET装置通常以开关模式操作，也就是说，这些装置呈现高导通状态(开状态；on-state)和高阻抗状态(关状态；off-state)。场效应晶体管的状态由栅极电极控制，在施加适当的控制电压后，该栅极电极控制在漏极区与源极区之间所形成的沟道区的电导率。

为提升FET的操作速度并增加集成电路装置上的FET的密度，多年来，装置设计人员已大幅降低了FET的物理尺寸，尤其晶体管装置的沟道长度。由于晶体管装置的尺寸降低，因此随着装置的更新换代增加了电路组件的操作速度，并且在此期间也增加了此类产品中的“封装密度”，也就是每单位面积的晶体管装置的数目。通常，由于当前集成电路中的大量电路元件以及所需的复杂布局，因此无法在制造该些电路元件的同一装置层级内建立各电路元件的电性连接或“线路布置”。因此，在形成于该产品的该装置层级上方的一个或多个额外堆叠的所谓“金属化层”中形成各种电性连接，构成该集成电路产品的总体线路图案。这些金属化层通常由绝缘材料层以及形成于该材料层中的导电金属线或导电过孔组成。一般来说，该些导线提供层级内部的电性连接，而该导电过孔提供不同层级金属线之间的层级间连接或垂直连接。这些导线及导电过孔可由各种不同材料例如铜组成，具有适当的阻挡层等。集成电路产品中的第一金属化层通常被称为“M1”层。而用以在该M1层与下方层级导电结构之间建立电性连接的导电过孔(下面将作更详细解释)通常被称为“V0”过孔。位于这些金属化层中的导线及导电过孔通常由铜组成，且它们通过已知的镶嵌或双镶嵌技术形成于绝缘材料层中。

图1A显示由形成于半导体衬底12中及上方的多个晶体管装置11组成的示例集成电路产品10的横剖视图。图1B显示单个晶体管装置11的简单平面视图。这些附图显示多个所谓“CA接触”结构14，其用以建立与装置11的简单示意源极/漏极区20的电性连接；以及栅极接触结构点16，其有时被称为“CB接触”结构，经形成以建立与该晶体管装置的栅极结构的电性接触点。如图1B中所示，CB栅极接触点16通常垂直位于围绕装置11的隔离材料13上方，也就是，CB栅极接触点16通常不位于衬底12中所定义的主动区上方，但它可能在一些先进架构中。

请参照图1A至1B，晶体管11包括示例栅极结构22(也就是栅极绝缘(介电)层22A及栅极电极22B)、栅极覆盖层24、侧壁间隔物26以及简单示意的源极/漏极区20。如上所述，在流程的此点，在衬底12中也已形成隔离区13。在图1A中所示的制造点，在衬底12上方已形成绝缘材料层30A、30B，也就是层间介电材料。其它材料层例如接触蚀刻停止层及类似物未显示于附图中。附图中还显示示例抬升式外延源极/漏极(S/D)区32以及通常包括所谓“沟槽硅化物”(trench silicide；TS)结构36的源极/漏极接触结构34。CA接触结构14可为分立接触元件的形式，也就是从上方观看时具有通常类似方形的形状(如图1B中所示)或圆柱状的一个或多个形成于层间介电材料中的个别接触塞。在其它应用中(图1B中未显示)，CA接触结构14也可为线型特征，其接触下方的线型特征例如接触源极/漏极区20的TS结构36(TS结构36是通常沿平行于栅极结构22的方向贯穿源极/漏极区20上的整个主动区的线型特征)。TS结构36、CA接触点14及CB接触点16在业内都被视为装置级接触点。