[发明专利]一种多采样率的ADC控制器实现方法

说明书

本发明公开了一种多采样率的ADC控制器实现方法，通过触发定时器控制各个采样控制器独立产生采样触发脉冲，再由采样触发合并器合并多路采样触发信号成一路变间隔的采样触发信号启动ADC模块，最后由采样值发布器根据各独立采样控制器的采样触发请求将ADC转换结果同步写入相应采样控制器的采样值缓冲队列完成多速率数据采样，本发明具有简单易实现，采样缓冲小，ADC启动次数少，采样延时短等优点，具有良好的应用前景。

技术领域

本发明涉及数据采集技术领域，具体涉及一种多采样率的ADC控制器实现方法。

背景技术

随着微处理器技术的快速发展，在目前的嵌入式设备应用中出现多个微处理器协同完成系统功能的要求，由于嵌入式设备的体积、成本、功耗等方面因素，更多期望模拟前端采集数据能够实现多业务共享。然而，由于各个应用程序关注的焦点不一样，对于，采样速率要求也不尽相同，于是抽样率变换成为很多实时嵌入式设备应用不得不面对的问题，现有技术中对模拟数据抽样率变换，主要有以下两种方法，具体如下：

(1)，按各个采样率要求的最小公倍数进行高速采样，并将数据缓存后在按照各个应用业务需要进行二次抽样；

(2)，以最高要求采样率进行采样并缓存数据，然后通过插值法获得其他各个应用业务所需要的采样率。

上述两种方法在一定程度上实现了多速率采样，存在不同的缺陷，具体如下：方法(1)要求ADC高速采样同时需要大量的缓存，且因为ADC工作在高速模式系统功耗也会成比例增加；方法(2)虽然采用插值法实现抽样率变换，但是，将给数据采集系统带来额外的处理延时和大量的计算开销，此外，低阶的内插算法还会导致采集信号中高频分量被衰减，输出精度下降，且不可避免地由算法引入噪声。

因此，如何克服上述的问题，是当前需要解决的问题。

发明内容

本发明的目的是克服现有技术针对嵌入式设备对模拟数据抽样率变换处理方法存在的不足。本发明采用基于FPGA的硬件实现方法，通过合理配置ADC采样触发电路，仅在需要的时刻触发ADC采样并回读数据，有效地简化测量，既不损失精度也不增加功耗，同时采样系统延时非常小。

为了达到上述目的，本发明所采用的技术方案是：

一种多采样率的ADC控制器实现方法，包括以下步骤，

步骤(1)，构建多采样率的ADC控制器硬件结构，该ADC控制器硬件结构为一个触发定时器和多个独立采样控制器、一个采样触发合并器及一个采样值发布器的组成硬件电路，所述触发定时器连接外同步信号，对ADC控制器硬件结构内部产生基本定时信号，并以此驱动多个独立采样控制器产生独立采样触发信号；

步骤(2),连接各个采样控制器的计数输入端到触发定时器，各独立采样控制器按自身采样率配置独立生成采样触发脉冲信号，再连接所有的触发脉冲信号到采样触发合并器；

步骤(3),由采样触发合并器接收所有的触发脉冲信号，在消除逻辑运算产生的窄脉冲后，并展宽输出最终的采样触发脉冲启动外部ADC进行模数转换；

步骤(4),连接采样值发布器数据输入端到外部ADC的数据端口，并将外部ADC的转换结束信号发送到采样值发布器，并连接采样值发布器的数据输出和写使能信号到各个独立采样控制器的采样值缓冲队列的数据端口，在外部ADC转换结束后由采样值发布器读取外部ADC的采样结果发布给产生触发信号的采样控制器；

步骤(5),通过数据总线接口，响应多个独立采样控制器的中断请求并从采样值缓存中读取对应采样率的采样值，同时，通过MCU总线接口还可配置触发定时器的定时间隔和各个采样控制器的定时间隔。

前述的多采样率的ADC控制器实现方法，步骤(3)中，所述采样触发合并器由触发定时器驱动，采用逻辑或的策略处理所有的触发脉冲信号，并将逻辑或之后的脉冲通过单稳态电路进行脉冲展宽以消除窄脉冲。