[发明专利]用于校准半导体存储器中的感测放大器的设备和方法

说明书

公开用于校准半导体存储器中的感测放大器的设备和方法。一种实例设备包含放大器电路和校准电路。所述放大器电路被配置成耦合到供电电压和参考电压，和当被激活时，所述放大器电路被配置成在输出端处提供与提供到输入端的输入信号互补的输出信号。当通过校准信号激活时，所述校准电路被配置成将校准电压提供到所述放大器电路的所述输出端，其中所述校准电压是提供到所述放大器电路的所述供电电压与所述参考电压之间的平衡电压。

技术领域

本申请大体涉及半导体存储器，且更确切地说，涉及半导体存储器中的感测放大器。

背景技术

高数据可靠性、高存储器存取速度、较低功率消耗和减小的芯片大小缩放是从半导体存储器所需要的特征。芯片大小的减小的缩放通常导致用于半导体存储器的各种电路的较小特征大小。举例来说，在半导体存储器中包含的存储器阵列中，存储器单元、存取线、感测线、感测放大器以及存储器阵列中的其它电路设计有较小特征大小。具有较小特征大小的电路可对引起电路性能与理想电路特性的变化的工艺变化更敏感。常常使用较低内部电压(例如，使用用于驱动内部信号、用于存储在存储器单元中等的较低电压)来达成较低功率消耗。较小的缩放和功率消耗的降低的结果是内部信号检测和在信号线上发射变得具挑战性。

关于存储器单元和读取存储于存储器单元中(明确地说，在例如动态随机存取存储器(DRAM)的易失性存储器中)的信息，半导体存储器的连续缩放和功率消耗的减小对用以读出存储于存储器单元中的信息的感测放大器的设计和性能具有直接影响。举例来说，存储器单元尺寸的减小和互连寄生电容与电阻的增大可导致准确地读取所存储的信息时的困难。

发明内容

根据本发明的一方面，本发明提供一种设备，包括：放大器电路，其具有输入端和输出端且被配置成耦合到供电电压和参考电压，当被激活时，所述放大器电路被配置成在所述输出端处提供与提供到所述输入端的输入信号互补的输出信号；和校准电路，其耦合到所述放大器电路的所述输出端，当通过校准信号激活时，所述校准电路被配置成将校准电压提供到所述放大器电路的所述输出端，其中所述校准电压为提供到所述放大器电路的所述供电电压与所述参考电压之间的平衡电压。

根据本发明的另一方面，本发明提供一种设备，包括：反相器电路，其具有反相器输入端和反相器输出端；通过门电路，其被配置成将所述输出端耦合到所述输入端；和电容器，其耦合到所述反相器输入端。

根据本发明的另一方面，本发明提供一种设备，包括：差分放大器，其具有第一和第二输入端和输出端，所述差分放大器被配置成响应于分别提供到所述第一和第二输入端的第一和第二输入信号在所述输出端处提供输出信号，其中所述输出信号具有基于所述第一输入信号的第一电压与所述第二输入信号的第二电压之间的电压差的电压；缓冲器电路，其具有耦合到所述差分放大器的所述输出端的输入端且进一步具有输出端，所述缓冲器电路被配置成提供为来自所述差分放大器的所述输出信号的的补充的输出信号；第一校准电路，其耦合到所述差分放大器的所述输出端，所述第一校准电路被配置成在所述差分放大器响应于所述第一和第二输入信号提供所述输出信号前将第一校准电压提供到所述差分放大器的所述输出端；和第二校准电路，其耦合到所述缓冲器电路的所述输出端，所述第二校准电路被配置成在所述缓冲器电路提供为来自所述差分放大器的所述输出信号的所述补充的所述输出信号前，将第二校准电压提供到所述缓冲器电路的所述输出端，其中由所述第一校准电路提供的所述第一校准电压提供针对所述放大器电路的偏移抵消，且由所述第二校准电路提供的所述第二校准电压提供针对所述缓冲器电路的偏移抵消。

根据本发明的另一方面，本发明提供一种方法，包括：将在供电电压与参考电压之间的平衡电压耦合到放大器电路的输出端；从所述放大器电路的所述输出端解耦所述平衡电压；将输入电压施加到所述放大器电路的输入端；和在所述放大器电路的所述输出端提供为所述输入电压的补充的输出电压。

附图说明

图1是根据本公开的实施例的包含感测放大器的半导体存储器的一部分的框图。