[发明专利]改善闪存单元擦除相关失效的工艺集成方法

说明书

本发明公开了一种改善闪存单元擦除相关失效的工艺集成方法，在闪存单元栅极结构和外围逻辑区栅极完成刻蚀后，进行如下步骤：步骤一，在闪存单元栅极结构的侧面和顶面形成一氧化硅层；步骤二，在氧化层外侧形成氮化硅层；步骤三，进行源极刻蚀；步骤四，将栅极结构外侧的氮化硅层和氧化硅层去除；步骤五，进行源极离子注入；步骤六，在栅极结构形成侧墙并进行浅沟道注入，形成轻掺杂漏区。本发明通过氮化硅层保留部分有源区，将被保护有源区的源极掺杂与有源区损失区域的掺杂相连接，在沟道反型时使后续的源极端可以与沟道有效连接，可以降低源极端的电阻，从而解决源极有源区硅损失不稳定导致的擦除电流变化较大的问题，提高擦除相关失效的良率。

技术领域

本发明涉及半导体集成电路制造领域，具体属于一种改善闪存单元擦除相关失效的工艺集成方法。

背景技术

闪存由于其具有高密度、低价格和电可编程、擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前，闪存单元主要是在65nm技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时，新的技术节点日益成熟，也促使闪存单元用高节点的技术进行生产。这意味着需要将闪存单元的尺寸进行缩减，按照原有结构进行的闪存单元的有源区宽度和沟道长度的缩减，都会使闪存单元的性能受到影响。

为了提高闪存单元的密度而提出的源极自对准技术(self-align-source，简称SAS)(D.N.Tang and W.J.Lu,“Process for Self Aligning a Source region with aField Oxide Region and a Poly-silicon Gate,”U.S.Patent 5,120,671,June 1992.)利用已经形成的闪存控制栅极来作为对准的依据。这种结构已经成为65nm技术节点的主流工艺，但是担心由于先进行刻蚀、后进行离子注入导致的源(Source)端横向扩散的不同导致擦除速度存在差异。Wafer内的擦除速度的差别，在良率测试中很难协调，而为了整体的擦除均匀性(使擦除速度不同的单元同时擦除完成)，有时需要故意增加擦除的时间或者电压，那么对于擦除速度快的存储单元，其电流会大大增加从而导致漏电，使整个单元擦除失效。

后续提出了一种将SAS刻蚀和离子注入交换顺序的方法来形成源极的工艺方法(D.Liu,C.Chang,and Y.Sun,“Method Protecting a Stacked Gate Edge in aSemiconductor Device from Self Aligned Source(SAS)Etch,”U.S.Patent5,693,972,Dec.1997.)。这种方法虽然从理论上实施可行，但是将离子注入到1500埃的氧化硅下面，需要很大的能量，而这个能量对于Silicon是不能接受的。

同时，相对于原有的源极来看，SAS的源极在刻蚀浅沟槽隔离STI的同时，也会消耗Silicon(大概200埃)，引起源端的连接处不能进行有效地扩散，表面浓度较低，从TCAD的仿真可知，表面沟道长度较大。表面的低浓度在反型时不能有效导通漏极(Drain)的电流，从而降低电流。这些都会加剧ERS单元的电流退化，一方面需要更大的栅极电压开启，增加了功耗，另一方面由于刻蚀时变异和刻蚀等离子体分布的不均匀性，导致硅损失(Siliconloss)的量和底部有源区(AA)的形貌不同，这些差别都会引起后续离子注入形貌的差别。这些变化都会影响闪存单元的擦除特性，同时会导致工艺的窗口变小。

发明内容

本发明要解决的技术问题是提供一种改善闪存单元擦除相关失效的工艺集成方法，可可以解决源极有源区损失不稳定导致的擦除电流变化较大的问题，提高擦除相关失效的良率。

为解决上述技术问题，本发明提供的改善闪存单元擦除相关失效的工艺集成方法，闪存单元栅极结构和外围逻辑区栅极完成刻蚀后，进行如下步骤：

步骤一，对闪存单元的栅极结构进行预氧化，在栅极结构的侧面和顶面形成一氧化硅层；