[发明专利]神经网络处理器及使用处理器执行矩阵相乘指令的方法有效

专利信息
申请号: 201810849488.3 申请日: 2017-10-30
公开(公告)号: CN109034383B 公开(公告)日: 2021-09-21
发明(设计)人: 陈天石;刘少礼;王在;胡帅 申请(专利权)人: 上海寒武纪信息科技有限公司
主分类号: G06N3/063 分类号: G06N3/063;G06F9/30
代理公司: 广州三环专利商标代理有限公司 44202 代理人: 郝传鑫;熊永强
地址: 201306 上海*** 国省代码: 上海;31
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摘要:
搜索关键词: 神经网络 处理器 使用 执行 矩阵 相乘 指令 方法
【权利要求书】:

1.一种计算装置,其特征在于,所述计算装置包括:神经网络处理器,所述神经网络处理器用于执行矩阵相乘指令,执行所述矩阵相乘指令具体包括如下步骤:

获取矩阵相乘指令,所述矩阵相乘指令包括:GEMM a,b,c;GEMM为指令标识;所述a为矩阵A的首地址,所述b为矩阵B的首地址,所述c为矩阵C的首地址;

执行所述矩阵相乘指令得到矩阵相乘指令的具体结果;所述执行所述矩阵相乘指令得到矩阵相乘指令的具体结果具体包括:

提取所述矩阵相乘指令的矩阵A、矩阵B,矩阵C,将矩阵A、矩阵B进行乘积运算后加上矩阵C得到矩阵相乘运算的结果;

所述矩阵相乘指令还包括type,layout,m,n,lda,ldb;所述layout为矩阵的存储格式,所述m为矩阵的行数,所述n为矩阵的列数,所述lda为矩阵A低维的长度,所述ldb为矩阵B低维的长度;所述提取所述矩阵相乘指令矩阵A和矩阵B具体包括:

按所述layout的存储格式以及lda的低维长度提取行数为m,列数为n的矩阵A;

按所述layout的存储格式以及ldb的低维长度提取行数为m,列数为n的矩阵B;

所述矩阵相乘指令还包括:ldc,所述ldc为矩阵C的低维长度,提取所述矩阵相乘指令矩阵C具体包括:

按所述layout的存储格式以及ldc的低维长度提取行数为m,列数为n的矩阵C;

type为进行操作的数据类型。

2.根据权利要求1所述的计算装置,其特征在于,

所述矩阵相乘指令还包括transa,transb,k,所述transa为矩阵A的变换信息,所述transb为矩阵B的变换信息,所述k 为变换后的矩阵A的列数和变换后的矩阵B的行数;所述将矩阵A、矩阵B进行乘积运算后加上矩阵C得到矩阵相乘运算的结果具体包括:

将矩阵A执行变换后得到op(A),将矩阵B执行变换后得到op(B),所述op(A)的列数以及所述op(B)的行数符合k,将op(A)乘以op(B)得到的积加上矩阵C得到矩阵相乘的结果。

3.根据权利要求1所述的计算装置,其特征在于,

所述操作的数据类型为实数或复数。

4.根据权利要求1所述的计算装置,其特征在于,所述计算装置还包括:存储器,所述存储器用于存储矩阵、标量。

5.根据权利要求4所述的计算装置,其特征在于,所述存储器为高速暂存存储器。

6.根据权利要求2所述的计算装置,其特征在于,所述矩阵相乘指令还包括:alpha,beta,所述alpha、beta为标量;

所述处理器,具体用于将op(A)、op(B)和alpha进行乘积运算得到的积加上矩阵C与beta的乘积结果得到矩阵相乘运算的结果。

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