[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括PMOS区；在所述鳍部露出的衬底上形成第一隔离层，露出于所述第一隔离层的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；对所述PMOS区的鳍部第一区域的侧壁进行氧化处理，将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层；将所述鳍部第一区域侧壁的材料转化成氧化层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层覆盖所述鳍部第一区域的部分侧壁。本发明有利于提高PMOS器件有效鳍部的宽度尺寸均一性，进而有利于改善PMOS器件的短沟道效应，提升半导体结构的电学性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的器件过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

鳍式场效应晶体管可分为PMOS器件和NMOS器件。通常情况下，为进一步改善短沟道效应，和NMOS器件相比，PMOS器件的鳍部较窄；为减小源漏掺杂区的寄生电阻，NMOS器件的鳍部较宽。

但是，形成不同宽度的鳍部后，容易导致半导体器件的电学性能变差。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括PMOS区；在所述鳍部露出的衬底上形成第一隔离层，露出于所述第一隔离层的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；对所述PMOS区的鳍部第一区域的侧壁进行氧化处理，将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层；将所述PMOS区鳍部第一区域侧壁的材料转化成氧化层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层覆盖所述鳍部第一区域的部分侧壁。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括PMOS区；第一隔离层，位于所述鳍部露出的衬底上，沿所述衬底表面的法线方向上，高于所述第一隔离层的鳍部作为鳍部第一区域，低于所述第一隔离层的鳍部作为鳍部第二区域，所述PMOS区的鳍部第一区域的宽度小于所述鳍部第二区域的宽度；第二隔离层，位于所述第一隔离层上，所述第二隔离层覆盖所述鳍部第一区域的部分侧壁。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在第一隔离层上形成所述第二隔离层，所述第二隔离层覆盖所述PMOS区鳍部第一区域的部分侧壁，即沿所述衬底表面的法线方向，所述第二隔离层的高度大于所述第一隔离层的高度，因此所述第二隔离层不会露出所述PMOS区的鳍部第二区域；与仅形成第一隔离层的方案相比，通过形成所述第二隔离层，在后续制程中，所述PMOS区的鳍部第二区域被暴露的概率较低，从而有利于提高PMOS区器件有效鳍部(active Fin)的宽度尺寸均一性，进而有利于改善PMOS器件的短沟道效应，提升半导体结构的电学性能。

附图说明

图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；