[发明专利]存储模块

权利要求书

1.一种存储模块，包括：

多个第一存储排，所述多个第一存储排共享第一芯片选择信号并且具有不同的芯片标识；

多个第二存储排，所述多个第二存储排共享第二芯片选择信号并且具有不同的芯片标识；以及

排映射电路，其适用于通过将第一芯片选择信号映射到第二芯片选择信号并且改变有缺陷的第一存储排的芯片标识来将所述第一存储排之中有缺陷的第一存储排映射到所述第二存储排之中无缺陷的第二存储排。

2.根据权利要求1所述的存储模块，

其中，向所述第一存储排之中所述有缺陷的第一存储排的时钟提供被阻止，以及

其中，向所述第二存储排之中有缺陷的第二存储排的时钟提供被阻止。

3.根据权利要求1所述的存储模块，其中，向所述第二存储排之中有缺陷的第二存储排和未用于映射的第二存储排的时钟提供被阻止。

4.根据权利要求2所述的存储模块，还包括：

多个时钟门控电路，其适用于控制向所述第一存储排和所述第二存储排的时钟提供。

5.根据权利要求1所述的存储模块，还包括：

串行存在检测SPD，其适用于向存储器控制器提供表示所述存储模块的总容量等于所述第一组的总容量的信息。

6.根据权利要求1所述的存储模块，其中，所述排映射电路被包括在模块控制器中，并且

所述模块控制器包括：

错误校正码发生电路，其适用于：基于将要被编程到所述第一组和所述第二组的写入数据来产生将要与将要被编程到所述第一组和所述第二组的写入数据一起被储存的错误校正码；以及

错误校正电路，其适用于：基于从所述第一组和所述第二组读取的所述错误校正码来校正从所述第一组和所述第二组读取的读取数据的错误。

7.根据权利要求6所述的存储模块，其中，所述模块控制器还包括：

命令缓冲电路，其适用于缓冲将要被传输到所述第一组和所述第二组的命令；以及

地址缓冲电路，其适用于缓冲将要被传输到所述第一组和所述第二组的地址。

8.根据权利要求6所述的存储模块，还包括：

多个数据缓冲器，其适用于接收从存储器控制器传输的写入数据并且将接收到的写入数据传输到所述模块控制器，以及接收从所述模块控制器传输的读取数据并且将接收到的读取数据传输到所述存储器控制器。

9.根据权利要求1所述的存储模块，其中，所述第一存储排和所述第二存储排中的每一个存储排包括多个存储器件。

10.根据权利要求9所述的存储模块，其中，所述存储器件中的每一个存储器件为动态随机存取存储器DRAM，以及

所述存储模块为双列直插式存储模块DIMM。