[发明专利]沟槽MOSFET及其制造方法

说明书

本发明公开了一种沟槽MOSFET，沟槽MOSFET由多个器件单元结构组成，沟槽栅的沟槽采用硬质掩膜层定义，在沟槽刻蚀之后通过对硬质掩膜层进行横向刻蚀能实现对沟槽之间的穿过源区的第一接触孔的自对准定义，第一接触孔的自对准定义是通过在沟槽中填充多晶硅之后进行以多晶硅栅为掩膜的硬质掩膜层和栅氧化层的刻蚀、以栅氧化层为掩膜的硅刻蚀和以栅氧化层为掩膜在第一接触孔的开口中填充多晶硅来实现。本发明还公开了一种沟槽MOSFET的制造方法。本发明能在沟槽栅之间自对准定义出穿过源区的接触孔，能缩小器件的尺寸，增加沟道密度并降低导通电阻。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽MOSFET。本发明还涉及一种沟槽MOSFET的制造方法。

背景技术

在半导体集成电路中，目前普通的元胞尺寸较小的沟槽MOSFET的结构如图1所示，这种结构一般用于1.0微米至1.8微米元胞尺寸设计中。在半导体衬底如硅衬底101上形成有半导体外延层如硅外延层102，在半导体外延层102的表面依次形成有体区(body)105和源区106；在所述半导体外延层102中形成有多个栅极沟槽，在所述栅极沟槽的底部表面和侧面形成有栅介质层如栅氧化层103，在形成有所述栅介质层103的所述栅极沟槽中填充有多晶硅栅104。

在所述半导体外延层102表面形成有层间膜107，接触孔109穿过层间膜107和底部的源区106或多晶硅栅104连接。在源区106所对应的接触孔109的底部还形成有体区引出区108。仅通过在位于器件区域外的多晶硅栅顶部接触孔109，和接触孔109对应的多晶硅栅用104a标出，栅介质层用103a标出，多晶硅栅104a和器件区域内的多晶硅栅104相连接。

在层间膜107的表面形成有正面金属层110，正面金属层110图形化形成源极和栅极。其中栅极通过接触孔109和器件区域外的多晶硅栅104a相连以及通过多晶硅栅104和器件区域内的多晶硅栅104相连；源极通过接触孔109和底部的源区106以及体区引出区108相连，体区引出区108和体区05相连。

为了进一步提升沟道密度，减小器件导通电阻(Rdon)，最简单的做法是进一步缩小元胞尺寸设计；在设计尺寸缩小过程中，沟槽进一步缩小由于设备(成本)及栅极形成工艺难度增加等因素已基本达到极限，而单纯缩小元胞尺寸需要缩小接触孔至沟槽的间距，现有方法将遭遇接触孔与栅极沟槽间套准精度不够导致的栅源短路器件失效，沟道掺杂浓度受接触孔注入影响差异大导致沟道开启电压均匀性差等问题，是无法大量生产的。具体说明如下：现有技术中，接触孔109是采用光刻工艺定义的，也即通过光刻工艺定义接触孔109的大小和位置，而栅极沟槽和栅极引出沟槽也都是通过光刻工艺定义的，由于光刻工艺具有一定精度限制，接触孔109和栅极沟槽和栅极引出沟槽的位置和宽度具有在光刻工艺的精度范围内的偏差，这种光刻工艺的精度带来的偏差使得在制作沟槽栅功率晶体管时需要考虑到接触孔109和底部的沟槽如栅极沟槽和栅极引出沟槽之间的套准冗余，接触孔109和沟槽间的间隙要足够大才能防止因接触孔109曝光套偏导致的阈值电压即沟道开启电压漂移等问题。这就限制了通过缩小栅极沟槽间平台尺寸来增加沟道密度从而降低导通电阻的可能。也即现有技术的栅极沟槽之间的间距具有一个和光刻工艺相关的极限值，不能再缩小了，使得无法进一步的通过缩小栅极沟槽之间的间距来增加沟道密度从而降低导通电阻。

发明内容

本发明所要解决的技术问题是提供一种沟槽MOSFET，能在沟槽栅之间自对准定义出穿过源区的接触孔，能缩小器件的尺寸，增加沟道密度并降低导通电阻。为此，本发明还提供一种沟槽MOSFET的制造方法。

为解决上述技术问题，本发明提供的沟槽MOSFET由多个器件单元结构组成。

各所述器件单元结构都包括：

沟槽栅，所述沟槽栅包括沟槽、形成于所述沟槽侧面和底部表面的栅氧化层和填充于所述沟槽中的多晶硅栅。