[发明专利]一种5T2C栅极驱动单元、驱动方法、驱动电路、天线及显示装置

权利要求书

1.一种5T2C栅极驱动单元，其特征在于，包括输入模块、上拉模块及下拉模块，所述输入模块包括第一薄膜晶体管M1，所述上拉模块包括第二薄膜晶体管M2和第一电容C1，所述下拉模块包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端和复位端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第四薄膜晶体管M4的漏极相连；

所述第三薄膜晶体管M3的漏极、第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极均连接于第一控制节点pd，所述第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的漏极连接于第二控制节点pu；

所述第二薄膜晶体管M2的漏极与第一时钟信号端CLK相连，第二薄膜晶体管M2的栅极与第二控制节点pu相连，第二薄膜晶体管M2的源极作为信号输出端，且第二薄膜晶体管M2的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第二薄膜晶体管M2的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。

2.一种5T2C栅极驱动单元，其特征在于，包括输入模块、上拉模块及下拉模块，所述输入模块包括第一薄膜晶体管M1，所述上拉模块包括第二薄膜晶体管M2和第一电容C1，所述下拉模块包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端和复位端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第四薄膜晶体管M4的漏极相连；

所述第三薄膜晶体管M3的漏极、第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极均连接于第一控制节点pd，所述第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的漏极连接于第二控制节点pu；

所述第二薄膜晶体管M2的漏极与第一时钟信号端CLK相连，第二薄膜晶体管M2的栅极与第二控制节点pu相连，第二薄膜晶体管M2的源极作为信号输出端，且第二薄膜晶体管M2的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第二薄膜晶体管M2的源极，所述第二电容C2的一端通过非门连接于第一时钟信号端CLK，另一端与第一控制节点pd相连。

3.一种基于权利要求1所述的5T2C栅极驱动单元的驱动方法，其特征在于，包括以下步骤：

步骤1-1：信号输入端输入高电压，第一薄膜晶体管M1开启，VDD信号从第一薄膜晶体管M1输入，第二控制节点pu电位升高，使得第二薄膜晶体管M2和第三薄膜晶体管M3开启，第一控制节点pd处于低电位，第四薄膜晶体管M4和第五薄膜晶体管M5处于关闭状态，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，信号输出端输出低电压；

步骤1-2：信号输入端输入低电压，第一薄膜晶体管M1关闭，第一时钟信号端CLK输入高电压，由于第一电容C1的自举效应，使得第二控制节点pu电位进一步升高，第二薄膜晶体管M2和第三薄膜晶体管M3继续保持开启，第一控制节点pd仍处于低电位，第四薄膜晶体管M4和第五薄膜晶体管M5继续处于关闭状态，此时，第一时钟信号端CLK输入高电压，第二时钟信号端CLKB输入低电压，信号输出端输出为高电压；

步骤1-3：信号输入端输入低电压，第一薄膜晶体管M1保持关闭，复位端输入高电压，使第二薄膜晶体管M2开启，VSS信号从第一薄膜晶体管M1输入，使第二控制节点pu电位降低，使得第二薄膜晶体管M2和第三薄膜晶体管M3关闭，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，由于第二电容C2的自举效应，使得第一控制节点pd电位升高，第四薄膜晶体管M4和第五薄膜晶体管M5开启，对第一电容C1两端进行放电，信号输出端输出为低电压；

步骤1-4：第一时钟信号端CLK、第二时钟信号端CLKB交替输入高、低电压，由于第二电容C2的自举效应，第一控制节点pd的电位实现与第二时钟信号端CLKB的信号类似的周期性变化，并对第一电容C1两端进行周期性放电，使信号输出端在输出一次高电压之后，在面板的一个扫描周期内，保持输出低电压。