[发明专利]一种基于查找表的低复杂度近似乘法器

权利要求书

1.一种基于查找表的低复杂度近似乘法器，所述乘法器的被乘数为N位二进制数，乘数为R位二进制数，其中N和R均为正整数；

其特征在于，所述乘法器包括查找表存储模块和近似加法器模块；

所述查找表存储模块包括N个存储单元分别用于存储N个系数，其中第i个存储单元存储的第i个系数为将R位乘数左移i-1位并在低i-1位补0形成的R+i-1位的二进制数，i为正整数且；

所述N个系数均有符号，第N个系数符号为负，第1至第N-1个系数符号为正；

所述N个存储单元分别由对应的N位被乘数控制，所述被乘数的第i-1位用于控制第i个存储单元；当所述被乘数的第i-1位为1时将对应的第i个存储单元存储的第i个系数作为所述查找表存储模块的第i个输出信号输出到所述近似加法器模块中，当所述被乘数的第i-1位为0时将0作为所述查找表存储模块的第i个输出信号输出到所述近似加法器模块中；

所述近似加法器模块将所述查找表存储模块的N个输出信号相加后产生所述乘法器的输出信号；

所述近似加法器模块包括多个判断控制模块和加法模块；

将所述查找表的第M+1个输出信号至第N个输出信号对应的所述被乘数的第M位至第N-1位分为多组判断信号，其中M为0至N-1的整数，所述多组判断信号分别作为所述多个判断控制模块的输入信号，每组判断信号包括所述被乘数的相邻两位；

每个所述判断控制模块中，当所述判断控制模块的两个输入信号都为1时，所述判断控制模块将其两个输入信号对应的所述查找表的两个输出信号输出到所述加法模块中作为所述加法模块的输入信号；当所述判断控制模块的两个输入信号中有且只有一个为1时，所述判断控制模块将其为1的输入信号对应的所述查找表的输出信号输出到所述加法模块中作为所述加法模块的输入信号；当所述判断控制模块的两个输入信号都为0时，所述判断控制模块将0输出到所述加法模块中作为所述加法模块的输入信号；

当所述查找表的第M+1个输出信号至第N个输出信号共有奇数个时，将所述查找表的第N个输出信号输出到所述加法模块中作为所述加法模块的输入信号；

所述加法模块的输入信号还包括所述查找表存储模块的第1个输出信号至第M个输出信号，所述加法模块将其所有输入信号进行加法运算得到所述乘法器的输出信号。

2.根据权利要求1所述的基于查找表的低复杂度近似乘法器，其特征在于，所述加法模块对其所有输入信号的低K+1位做近似压缩，对其所有输入信号的第K位之后的高位做全精度压缩，其中K为正整数且不大于R+N-1。

3.根据权利要求2所述的基于查找表的低复杂度近似乘法器，其特征在于，所述近似压缩为或门压缩，所述全精度压缩为3-2压缩。