[发明专利]一种基于RNN的CMOS电路性能退化预测方法

说明书

本发明公开了一种基于RNN的CMOS电路性能退化预测方法：建立多输入多输出的RNN预测模型；使用测量/加速/测量技术加速CMOS电路性能退化，获得CMOS电路性能退化参数；选取表征CMOS电路性能退化参数；将数据分为两部分，选取加速退化次数X，X次之前数据作为训练数据，X次之后数据作为需要被预测的数据；采用训练数据训练RNN预测模型；X次之前数据输入已训练好的RNN预测模型，预测出X次之后的数据，将预测值与传统实验测试值比较，用MSE计算误差。本发明基于测试的性能退化数据，训练多输入多输出的RNN模型，预测未测试时间的退化情况，可有效减少退化测试时间，为主要退化机制不发生转变提供技术支持。

技术领域

本发明涉及电路可靠性预测领域，更具体的说，是涉及一种基于RNN的CMOS电路性能退化预测方法。

背景技术

CMOS电路由于集成度高成本低，得到广泛应用。近年来，随着CMOS晶体管特征尺寸减小，可靠性问题越来越明显。热载流子注入(HCI)和负偏压温度不稳定(NBTI)效应严重限制了CMOS电路的可靠性。由于HCI和NBTI会升高晶体管的阈值电压，减小晶体管的载流子迁移率，进而减小CMOS电路的灵敏度和增益，最终影响整个CMOS电路系统的性能。如果不能在使用前获取电路的可靠性信息，使得电路在工作过程中失效，会导致严重的经济损失。因此，预测CMOS电路的性能退化是实际工程应用中的必要手段。

传统CMOS电路性能退化预测方法是通过升高供电电压，加速HCI和NBTI效应，进而加速电路性能退化。使用不同的供电电压加速电路性能退化，可推测出电路在正常工作时性能退化情况。但是这种方法存在弊端，即过高的加速退化电压会使电路性能的主要退化机制由NBTI转变成HCI，使推算出来的电路退化情况不准确。因此，需要在较低加速电压下做性能退化测试，因此必然增加测试时间。为了减少测试时间，本文提出一种基于RNN的性能退化预测方法。

发明内容

本发明的目的是为了克服现有技术CMOS电路退化预测技术中的不足，提供一种基于RNN的CMOS电路性能退化预测方法，基于测试的性能退化数据，训练多输入多输出的RNN模型，预测未测试时间的退化情况，可有效减少退化测试时间，为主要退化机制不发生转变提供技术支持。

本发明的目的是通过以下技术方案实现的。

本发明的基于RNN的CMOS电路性能退化预测方法，包括以下步骤：

步骤一，建立多输入多输出的RNN预测模型，包括输入层、隐藏层和输出层；

步骤二，使用测量/加速/测量技术加速CMOS电路性能退化，获得CMOS电路性能退化参数，测试过程中CMOS电路的供电电压设置为方波电压；

步骤三，在测试得到的CMOS电路性能退化参数中，选取表征CMOS电路性能退化的参数；

步骤四，将步骤三选取的数据分为两部分，选取一个加速退化次数X，将加速退化X次之前的数据作为训练数据，将加速退化X次之后的数据作为需要被预测的数据；

步骤五，采用训练数据训练多输入多输出的RNN预测模型：使用加速退化X次之前的部分训练数据进行训练，部分训练数据进行测试，待RNN预测模型误差达到10e-6时，完成RNN预测模型的训练，保留RNN预测模型的参数；

步骤六，将加速退化X次之前的数据输入已经训练好的RNN预测模型，预测出加速退化X次之后的数据，并将预测值与传统实验测试值比较，用MSE计算误差。

步骤六中误差MSE按以下公式计算：

其中，t_i表示传统实验测试结果，即RNN预测模型的理想输出结果，o_i表示RNN预测模型的输出结果，N表示样本数量。

与现有技术相比，本发明的技术方案所带来的有益效果是：