[发明专利]SRAM存储单元

权利要求书

1.一种SRAM存储单元，其特征在于：由两组P型交叉耦合锁存器结构和两组N型交叉耦合锁存器结构以及四个N型传输管组成；

第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源电压端VDD相连接，第一PMOS晶体管的栅极与第二PMOS晶体管的漏极相连接，其连接的节点记为Q,第二PMOS晶体管的栅极与第一PMOS晶体管的漏极相连接，其连接的节点记为A，形成第一组P型交叉耦合锁存器结构；

第三PMOS晶体管的源极和第四PMOS晶体管的源极与电源电压端VDD相连接，第三PMOS晶体管的栅极与第四PMOS晶体管的漏极相连接，其连接的节点记为B,第四PMOS晶体管的栅极与第三PMOS晶体管的漏极相连接，其连接的节点记为QN，形成第二组P型交叉耦合锁存器结构；

第二NMOS晶体管的漏极和第三NMOS晶体管的栅极与节点Q相连接，第三NMOS晶体管的漏极和第二NMOS晶体管的栅极与节点QN相连接，第二NMOS晶体管的源极和第三NMOS晶体管的源极接地，形成第一组N型交叉耦合锁存器结构；

第一NMOS晶体管的漏极和第四NMOS晶体管的栅极与节点A相连接，第四NMOS晶体管的漏极和第一NMOS晶体管的栅极与节点B相连接，第一NMOS晶体管的源极和第四NMOS晶体管的源极接地，形成第二组N型交叉耦合锁存器结构；

第五NMOS晶体管的漏极与位线BL相连接，其栅极与字线WL相连接，其源极与节点Q相连接；第六NMOS晶体管的漏极与位线BLB相连接，其栅极与字线WL相连接，其源极与节点QN相连接；第七NMOS晶体管的漏极与位线BL相连接，其栅极与字线WL相连接，其源极与节点B相连接，第八NMOS晶体管的漏极与位线BLB相连接，其栅极与字线WL相连接，其源极与节点A相连接，第五～第八NMOS晶体管为传输管。

2.如权利要求1所述的存储单元，其特征在于，写0的过程如下：

设初始状态A、Q、QN、B四个节点的电位分别为：0、1、0、1，将位线BL下拉到0电位，位线BLB上拉到1电位，开启字线WL，节点Q和B的电位被拉到0，节点QN和A被上拉到“电源电压减去一个N管阈值电压”的电位；

由于节点Q为0电位，第一PMOS晶体管开启，第三NMOS晶体管NM3关断，节点B为0电位则导致第三PMOS晶体管开启，第一NMOS晶体管NM1关断，则节点A和QN都被拉到了高电位1；最终，A、Q、QN、B四个节点的电位分别被改为：1、0、1、0，逻辑0被写入SRAM单元内。

3.如权利要求1所述的存储单元，其特征在于，写1的过程如下：

设初始状态A、Q、QN、B四个节点的电位分别为：1、0、1、0，将位线BL上拉到1电位，位线BLB下拉到0电位，开启字线WL，节点A和QN电位被拉到0电位，节点Q和B被上拉到“电源电压减去一个N管阈值电压”的电位；

由于节点A为0电位，第二PMOS晶体管开启，第四NMOS晶体管关断，节点QN为0电位则导致第四PMOS晶体管开启，第二NMOS晶体管NM2，则节点Q和B都被拉到了1电位，最终，A、Q、QN、B四个节点的电位分别被改为：0、1、0、1，逻辑1被写入SRAM单元内。

4.如权利要求1所述的存储单元，其特征在于，读1的过程如下：位线BL和BLB都预先被拉到1电位，开启字线WL，由于节点Q和B存的是1，所以位线BL电位不变，节点A和QN的0电位会导致位线BLB被下拉，当位线BL和BLB电位差达到一定大小时，会被灵敏放大器读出放大，继而将数据1读出。

5.如权利要求1所述的存储单元，其特征在于，读0的过程如下：位线BL和BLB都预先被拉到1电位，开启字线WL，由于节点QN和A存的是1，所以位线BLB电位不变，节点B和Q的0电位会导致位线BL被下拉，当位线BL和BLB电位差达到一定大小时，会被灵敏放大器读出放大，继而将数据0读出。