[发明专利]一种基于SET检测的抗辐射触发器电路

权利要求书

1.一种基于SET检测的抗辐射触发器电路，其特征在于：所述抗辐射触发器电路包括时钟反相器链电路、D输入反相器链电路、置位复位信号产生电路、主DICE锁存电路和从DICE锁存电路；外部的时钟信号CK分别输入到时钟反相器链电路和置位复位信号产生电路，外部的时钟信号CK经时钟反相器链电路生成二路同相时钟信号bclk1、bclk2和二路反相时钟信号nclk1、nclk2；外部数据信号D分别输入到D输入反相器链电路和置位复位信号产生电路，外部数据信号D经D输入反相器链电路生成二路数据信号d1、d2；时钟信号CK、数据信号D、D输入反相器链电路生成二路数据信号d1、d2和二路反相时钟信号nclk1和nclk2以及一路同相时钟信号bclk2经置位复位信号产生电路后输出置位信号sn和复位信号r；数据信号D、二路同相时钟信号bclk1、bclk2、二路反相时钟信号nclk1、nclk2和一路数据信号d2以及置位信号sn和复位信号r输入到主DICE锁存电路，经主DICE锁存电路后输出二路数据信号m1、m2；二路同相时钟信号bclk1和bclk2、二路反相时钟信号nclk1和nclk2、置位信号sn和复位信号r以及主DICE锁存电路输出的二路数据信号m1和m2均输入到从DICE锁存电路，然后经从DICE锁存电路后输出数据信号Q；

所述时钟反相器链电路是由6个PMOS管PM1、PM2、PM3、PM4、PM5、PM6和6个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6组成；所述PM1和NM1、PM2和NM2、PM3和NM3、PM4和NM4、PM5和NM5、PM6和NM6分别构成一反相器，所述时钟信号CK与反相器PM1和NM1的输入端连接，经反相器PM1和NM1后产生反相时钟信号nclk1；所述反相器PM2和NM2的输入端与反相器PM1和NM1的输出端连接，经反相器PM2和NM2后产生同相时钟信号bclk1；所述反相器PM3和NM3的输入端与时钟信号CK连接，输出端与反相器PM4和NM4的输入端连接，所述反相器PM5和NM5的输入端与反相器PM4和NM4的输出端连接，其输出端与反相器PM6和NM6的输入端连接，时钟信号CK经反相器PM3和NM3、PM4和NM4、PM5和NM5后产生反相时钟信号nclk2，再经反相器PM6和NM6后产生同相时钟信号bclk2；

所述D输入反相器链电路是由2个PMOS管PM7、PM8和2个NMOS管NM7 、NM8、组成；所述PM7和NM7、PM8和NM8分别构成一反相器；所述数据信号D与反相器PM7和NM7的输入端连接，经反相器PM7和NM7后产生数据信号d1；所述反相器PM8和NM8的输入端与反相器PM7和NM7的输出端连接，经反相器PM8和NM8后产生数据信号d2；

所述置位复位信号产生电路是由10个PMOS管PM9、PM10、PM11、PM12、PM13、PM14、PM15、PM16、PM17 、PM18和10个NMOS管NM9 、NM10、NM11、NM12、NM13、NM14、NM15、NM16、NM17、NM18组成；所述PM9和NM9的栅极与时钟信号CK的输出端连接；所述PM10和NM10的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，所述PM11和NM11的栅极与D输入反相器链电路生成的数据信号d2的信号输出端连接，所述PM12和NM12的栅极与D输入反相器链电路生成的数据信号d1的信号输出端连接，所述PM13和NM13的栅极外接数据信号D；所述PM9、PM10、PM11、PM12、PM13的源极均外接电源；所述PM9、PM10、PM11、PM12、PM13的漏极均与置位复位信号产生电路的置位信号sn的信号输出端连接；所述NM9的漏极与PM13的漏极连接，NM9的源极与NM10的漏极相连，NM10的源极与NM11的漏极相连，NM11的源极与NM12的漏极相连，NM12的源极与NM13的漏极相连，NM13的源极接地；所述PM14和NM18的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接；所述PM15和NM17的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，所述PM16和NM16的栅极与D输入反相器链电路生成的数据信号d2的信号输出端连接，所述PM17和NM15的栅极与D输入反相器链电路生成的数据信号d1的信号输出端连接，所述PM18和NM14的栅极外接数据信号D；所述PM14的源极外接电源；所述PM14的漏极与PM15的源极连接，所述PM15的漏极与PM16的源极连接，所述PM16的漏极与PM17的源极连接，PM17的漏极与PM18的源极连接，所述PM18的漏极与NM18的漏极连接，所述NM14、NM15、NM16、NM17、NM18的漏极均与置位复位信号产生电路的复位信号r的信号输出端连接；所述NM14、NM15、NM16、NM17、NM18的源极均接地；

所述主DICE锁存电路是由16个PMOS管PM19、PM20、PM21、PM22、PM23、PM24、PM25、PM26、PM27 、PM28、PM29、PM30、PM31、PM32、PM33、PM34和18个NMOS管NM19 、NM20、NM21、NM22、NM23、NM24、NM25、NM26、NM27、NM28、NM29、NM30、 NM31 、NM32、NM33、NM34、NM35、NM36以及二个传输门TM1、TM2组成；所述PM19的栅极外接数据信号D，并与NM19的栅极相连，PM19的源极外接电源，漏极与PM20的源极相接；所述PM20的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，PM20的漏极分别与NM20的漏极、PM25的栅极、PM24和NM24的漏极、NM30的栅极相连；所述NM20的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，其源极与NM19的漏极相连；所述PM21的栅极外接数据信号d2，并与NM22的栅极相连，PM21的源极外接电源，漏极与PM22的源极相接；所述PM22的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，PM22的漏极分别与NM21的漏极、NM26的栅极、PM29的栅极、PM28和NM28的漏极相连；所述NM21的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，其源极与NM22的漏极相连；所述PM23的栅极分别与PM30和NM30的漏极、PM32和NM32的漏极、NM27的栅极相连，PM23的源极外接电源，漏极与PM24的源极相接；所述PM24的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，PM24的漏极分别与NM24的漏极相连；所述NM24的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，其源极与NM23的漏极相连；所述NM23的栅极分别与PM27的栅极、PM26和NM26的漏极、PM31和NM31的漏极相连；所述PM25的源极外接电源，PM25的漏极与PM26的源极相连；所述PM26的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，PM26的漏极分别与NM26的漏极连接；所述NM26的源极与NM25的漏极连接，所述NM25的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM27的源极外接电源，PM27的漏极分别与PM28的源极相连；所述PM28的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，PM28的漏极分别与NM28的漏极连接；所述NM28的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，其源极与NM27的漏极连接；所述PM29的源极外接电源，PM29的漏极与PM30的源极相连；所述PM30的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，PM30的漏极分别与NM30的漏极连接；所述NM30的源极与NM29的漏极连接，所述NM29的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM31的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与NM31的漏极、传输门TM1的左侧数据输入端口连接；所述NM31的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM33的栅极和NM34的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，PM33的源极外接电源，其漏极分别与传输门TM1的右侧数据输出端口、NM34的漏极连接；所述NM34的源极与NM33的漏极连接，所述NM33的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM33的漏极输出一路数据信号m1至从DICE锁存电路；所述PM32的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与NM32的漏极、传输门TM2的左侧数据输入端口连接；所述NM32的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM34的栅极和NM36的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，PM34的源极外接电源，其漏极分别与传输门TM2的右侧数据输出端口、NM36的漏极连接；所述NM36的源极与NM35的漏极连接，所述NM35的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM34的漏极输出另一路数据信号m2至从DICE锁存电路；所述NM19、NM22、NM23、NM25、NM27、NM29、NM31、NM32、NM33、NM35的源极均接地；所述传输门TM1的反相控制端与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，传输门TM1的同相控制端与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门TM2的反相控制端与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，传输门TM2的同相控制端与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接；

所述从DICE锁存电路是由10个PMOS管PM35、PM36、PM37、PM38、PM39、PM40、PM41、PM42、PM43、PM44和10个NMOS管NM37、NM38、NM39、NM40、NM41、NM42、NM43、NM44、NM45、NM46组成；所述PM35的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与PM36的源极连接；所述PM36的栅极分别与PM42和NM44的漏极、NM42的栅极和PM43的栅极以及NM45的栅极连接，其漏极与PM37的源极相连；所述PM37的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，PM37的漏极分别与NM39的漏极、PM38的栅极、NM44的栅极和主DICE锁存电路中一路数据信号m1的输出端连接；所述NM39的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，其源极与NM38的漏极相连；所述NM38的栅极分别与PM38和NM40的漏极、PM40的栅极以及PM44和NM46的栅极连接，其源极与NM37的漏极相连；所述NM37的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM38的源极外接电源，漏极与NM40的漏极连接；所述NM40的栅极分别与PM41和NM43的漏极、PM42的栅极和主DICE锁存电路中另一路数据信号m2的输出端连接；所述PM39的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与PM40的源极连接；所述PM40的漏极与PM41的源极相连；所述PM41的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，PM41的漏极与NM43的漏极连接；所述NM43的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，其源极与NM42的漏极相连；所述NM42的源极与NM41的漏极相连；所述NM41的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM42的源极外接电源，漏极与NM44的漏极连接；所述PM43的源极外接电源，漏极与PM44的源极连接；所述PM44的栅极与NM46的栅极连接，其漏极与NM46的漏极连接；所述NM46的源极与NM45的漏极连接；所述PM44的漏极输出数据信号Q；所述NM37、NM40、NM41、NM44、NM45的源极均接地。