[发明专利]集成电路(IC)及其形成方法

权利要求书

1.一种用于形成集成电路(IC)的方法，所述方法包括：

在半导体衬底上形成浮置栅极测试器件结构，其中，所述浮置栅极测试器件结构包括第一浮置栅电极和位于所述第一浮置栅电极上面的第一控制栅电极，其中，所述第一浮置栅电极和所述第一控制栅电极部分地限定岛部的阵列，并且还部分地限定互连所述岛部的多个桥部；

在所述半导体衬底上形成存储单元结构，其中，所述存储单元结构包括第二浮置栅电极和位于所述第二浮置栅电极上面的第二控制栅电极；以及

沉积覆盖所述浮置栅极测试器件结构和所述存储单元结构的回蚀层，其中，所述回蚀层在所述第一控制栅电极正上方具有第一厚度并且在所述第二控制栅电极正上方具有第二厚度，并且，所述第一厚度和所述第二厚度相同或基本相同。

2.根据权利要求1所述的方法，还包括：

对所述回蚀层、所述浮置栅极测试器件结构和所述存储单元结构实施蚀刻以均匀或基本均匀地分别降低所述浮置栅极测试器件结构和所述存储单元结构的高度；以及

去除所述回蚀层。

3.根据权利要求1所述的方法，还包括：

形成覆盖所述浮置栅极测试器件结构和所述存储单元结构但不覆盖所述半导体衬底的半导体逻辑区域的存储硬掩模；以及

形成所述半导体逻辑区域的逻辑器件结构，其中，所述逻辑器件结构的形成部分地蚀刻所述存储硬掩模，但不蚀刻所述存储单元结构和所述浮置栅极测试器件结构。

4.根据权利要求3所述的方法，其中，所述逻辑器件结构的形成包括：

形成覆盖所述存储硬掩模和所述半导体逻辑区域的多个逻辑器件层；

图案化所述多个逻辑器件层以限定所述半导体逻辑区域上的所述逻辑器件结构；以及

去除所述存储硬掩模。

5.根据权利要求3所述的方法，其中，所述存储硬掩模的形成包括：

形成覆盖所述浮置栅极测试器件结构、所述存储单元结构和所述半导体逻辑区域的硬掩模层；

对所述硬掩模层的顶面实施平坦化以使所述硬掩模层的顶面变平，以及

图案化所述硬掩模层以从所述半导体逻辑区域处去除所述硬掩模层，而不从所述浮置栅极测试器件结构和所述存储单元结构去除所述硬掩模层。

6.根据权利要求1所述的方法，其中，所述浮置栅极测试器件结构的形成包括：

形成所述第一浮置栅电极，所述第一浮置栅电极包括浮置栅极岛部的浮置栅极阵列，并且还包括多个浮置栅极桥部，其中，所述多个浮置栅极桥部互连所述浮置栅极岛部；以及

形成所述第一控制栅电极，所述第一控制栅电极包括控制栅极岛部的控制栅极阵列，并且还包括多个控制栅极桥部，其中，所述多个控制栅极岛部分别位于所述浮置栅极岛部上面，并且，所述多个控制栅极桥部互连所述控制栅极岛部。

7.根据权利要求6所述的方法，还包括：

形成覆盖所述浮置栅极测试器件结构和所述存储单元结构的层间介电(ILD)层；

形成延伸穿过所述层间介电层的多个接触通孔，其中，所述接触通孔分别位于所述浮置栅极岛部上面并且分别位于所述控制栅极岛部上面，并且，所述接触通孔分别延伸穿过所述控制栅极岛部并且分别与所述浮置栅极岛部直接接触；以及

形成覆盖并且直接接触所述接触通孔的导线。

8.一种集成电路(IC)，包括：

半导体衬底；以及

浮置栅极测试器件，位于所述半导体衬底上，其中，所述浮置栅极测试器件包括浮置栅电极和位于所述浮置栅电极上面的控制栅电极，其中，所述浮置栅电极和所述控制栅电极部分地限定岛部的阵列，并且还部分地限定多个桥部，并且其中，所述多个桥部互连所述岛部。

9.根据权利要求8所述的集成电路，其中，所述阵列限于单行或单列。

10.根据权利要求8所述的集成电路，其中，所述阵列包括多个行和多个列。