[发明专利]一种便于芯片测试的集成电路版图结构在审

专利信息
申请号: 201810979771.8 申请日: 2018-08-27
公开(公告)号: CN108766958A 公开(公告)日: 2018-11-06
发明(设计)人: 刘志明 申请(专利权)人: 珠海市一微半导体有限公司
主分类号: H01L23/544 分类号: H01L23/544
代理公司: 暂无信息 代理人: 暂无信息
地址: 519000 广东省珠海*** 国省代码: 广东;44
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摘要:
搜索关键词: 预置 顶层金属层 验证测试 信号线 金属连接体 主信号线 金属层 集成电路版图 金属连接线 聚焦离子束 物理接触 芯片测试 连接关系 切割金属 连接体 导通 预设 切割
【说明书】:

发明提供一种便于芯片测试的集成电路版图结构,包括一个可供切割的金属连接体103、预置金属层和预置顶层金属层,预置顶层金属层和预置金属层间具有导通预置顶层金属层与预置金属层的金属连接线,而该金属连接线包括主信号线与预设数量的待验证测试信号线;所述待验证测试信号线所在的预置顶层金属层105与金属连接体103的一端与存在物理接触,所述主信号线所在的预置顶层金属层101与金属连接体103的另一端与也存在物理接触,用于在聚焦离子束切割金属连接体103以结束待验证测试信号线A与所述主信号线的连接关系后,再通过聚焦离子束的实验方法连接到指定的新的所述待验证测试信号线所在的预置顶层金属层。

技术领域

本发明涉及一种半导体设计和制造技术,尤其涉及一种便于芯片测试的集成电路版图结构。

背景技术

随着集成电路技术的发展和繁荣,集成电路芯片设计复杂度和生产的周期不断缩短,对芯片设计的验证要求越来越高。在芯片版图设计时,不仅要考虑保持内部敏感信号的走线质量,也要着重考虑芯片debug结构设计以及后期改版的要求,在不额外增加芯片的面积的同时也节约成本。芯片制造技术的发展,内部的元器件密度越来越大,连接的复杂度也越来越高,芯片验证某项技术参数和分析出现bug时的相关信号的难度和成本也越来越大。随着新的验证技术方法(如聚焦离子束FIB(focused ion beam)实验技术)的出现,对版图布线结构也提出了新的可能。

现有的技术手段中,有以下方法:

(1)在原有电路结构的基础上额外增加器件,使得信号可以被切换选择,但此种方法缺点增加了冗余的电路结构,增加了芯片的面积,同时也增加了版图的布局难度;

(2)在信号上设置探针版图结构,但此方法需要使用测试机台来观测信号,增加测试成本以及额外的探针版图面积,同时探针压力也有损害芯片的风险。

发明内容

本发明提供一种便于芯片测试的集成电路版图结构,如下:

一种便于芯片测试的集成电路版图结构,包括预置金属层和预置顶层金属层,其中,预置金属层是所述集成电路版图结构中的金属互连层中除了预置顶层金属层之外的任意金属层;预置顶层金属层和预置金属层间具有导通预置顶层金属层与预置金属层的金属连接线,所述金属连接线包括主信号线与预设数量的待验证测试信号线;其中,主信号线所在的所述预置顶层金属层与预设数量的待验证测试信号线所在的所述预置顶层金属层分别位于不同位置;所述集成电路版图结构还包括一个可供切割的金属连接体,其中,该金属连接体是用于连接导通主信号和待验证测试信号的金属互连层;所述待验证测试信号线所在的预置顶层金属层与该金属连接体的一端与存在物理接触,所述主信号线所在的预置顶层金属层与该金属连接体的另一端与也存在物理接触,用于在聚焦离子束切割该金属连接体以结束所述待验证测试信号线与所述主信号线的连接关系后,再通过聚焦离子束的实验方法连接到指定的新的所述待验证测试信号线所在的预置顶层金属层。

进一步地,所述金属连接体的走线长度大于3微米,且其与同一金属互连层中相邻的金属层的间距大于2微米;其中,所述金属层包括所述主信号线所在的预置顶层金属层和所述待验证测试信号线所在的预置顶层金属层。

进一步地,所述待验证测试信号线所在的预置顶层金属层,用于根据芯片版图结构中的待测试信号流向,使用所述聚焦离子束的实验方法搭接到所述主信号线所在的预置顶层金属层。

进一步地,所述主信号线所在的预置顶层金属层,用于根据芯片版图结构中的待测试信号流向,使用所述聚焦离子束的实验方法连接到指定的一个所述待验证测试信号线所在的预置顶层金属层。

进一步地,还包括通孔,该通孔是为实现所述预置顶层金属层与所述预置金属层导通而通过所述预置顶层金属层与所述预置金属层之间的介质层开设形成的。

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