[发明专利]存储器装置以及存储器周边电路

权利要求书

1.一种存储器周边电路，耦接于存储器阵列，所述存储器周边电路包括：

冗余行数据电路，被配置为存储冗余行信息，并依据所述冗余行信息提供冗余测试数据信号以及行地址信号，所述行地址信号包括冗余行地址信号；以及

行选择控制电路，耦接于所述冗余行数据电路与所述存储器阵列之间，且被配置为接收所述冗余测试数据信号以及所述行地址信号，所述行选择控制电路包括：

行解码器，耦接于所述存储器阵列的主存储器区块与所述冗余行数据电路之间，且被配置为依据所述冗余测试数据信号以及所述冗余行地址信号禁能所述主存储器区块的不良行地址，其中，所述行解码器包括被配置为锁存所述冗余测试数据信号的冗余测试数据信号锁存电路；以及

冗余行解码器，耦接于所述存储器阵列的冗余存储器区块与所述冗余行数据电路之间，且被配置为依据所述冗余测试数据信号锁存所述冗余行地址信号，并且比较所述行地址信号与被锁存的所述冗余行地址信号以取得比较结果，并依据所述比较结果启用所述冗余存储器区块的冗余行地址；

其中，所述冗余行数据电路更被配置为提供局部重置信号，其中所述冗余行数据电路依据所述局部重置信号的第一逻辑电平重置所述冗余测试数据信号锁存电路。

2.根据权利要求1所述的存储器周边电路，其中：

所述冗余行数据电路依据所述局部重置信号的第一逻辑电平重置所述行解码器以及所述冗余行解码器，并且依据所述局部重置信号的转态点初始化所述行解码器以及所述冗余行解码器。

3.根据权利要求2所述的存储器周边电路，其中所述行解码器更包括：

行解码逻辑电路，被配置为接收所述冗余行地址信号以及经锁存的所述冗余测试数据信号，并依据所述冗余行地址信号以及经锁存的所述冗余测试数据信号取得逻辑运算结果；以及

行解码缓冲器，耦接于所述行解码逻辑电路的输出端，且被配置为依据所述逻辑运算结果禁能所述主存储器区块的所述不良行地址；

其中所述冗余测试数据信号锁存电路，被配置为接收所述逻辑运算结果、所述冗余测试数据信号、所述局部重置信号以及区选择信号，依据所述局部重置信号以及所述逻辑运算结果锁存所述冗余测试数据信号，并且依据所述区选择信号输出经锁存的所述冗余测试数据信号到所述行解码逻辑电路。

4.根据权利要求3所述的存储器周边电路，其中所述冗余测试数据信号锁存电路包括：

触发器电路，被配置为锁存所述冗余测试数据信号，并且接收所述局部重置信号，且依据所述局部重置信号而被重置或初始化；

或非门，所述或非门的第一输入端耦接于所述行解码逻辑电路的输出端，所述或非门的第二输入端接收所述冗余测试数据信号；

晶体管，所述晶体管的控制端耦接于所述或非门的输出端，所述晶体管的第一端耦接于所述触发器电路的输出端，所述晶体管的第二端耦接于参考电压；以及

传输门，所述传输门的输入端耦接于所述触发器电路的输出端，受控于所述区选择信号，所述传输门的输出端耦接于所述行解码逻辑电路的输入端，依据所述区选择信号传输经锁存的所述冗余测试数据信号。

5.根据权利要求4所述的存储器周边电路，其中所述触发器电路包括：

与非门，所述与非门的第一输入端接收所述局部重置信号，所述与非门的输出端耦接于所述传输门的输入端以及所述晶体管的第一端；以及

非门，所述非门的输入端耦接于所述与非门的输出端，所述非门的输出端耦接于所述与非门的第二输入端。

6.根据权利要求2所述的存储器周边电路，其中：

所述冗余行数据电路还被配置为提供第一冗余行选择信号，

所述冗余行解码器还包括：

冗余行选择信号产生器，耦接于所述冗余行数据电路以及所述冗余行解码器之间，且被配置为依据所述冗余测试数据信号、所述第一冗余行选择信号提供第二冗余行选择信号至所述冗余行解码器。